KR930006275B1

KR930006275B1 - 다층저항층 구조의 반도체장치

Info

Publication number: KR930006275B1
Application number: KR1019890010235A
Authority: KR
Inventors: 준이찌 미쓰하시; 신이찌 샤도우; 히데끼 군쇼우; 요시오 고우노
Original assignee: 미쓰비시뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1988-07-19
Filing date: 1989-07-19
Publication date: 1993-07-09
Also published as: KR900002321A; DE3923619A1; US5093706A; JPH0228970A; JPH0727980B2; DE3923619C2

Abstract

내용 없음.

Description

다층저항층 구조의 반도체장치

제1a-e도는 제조의 연속적인 단계에서 본 발명에 따라 고정항층을 가지는 SRAM에서의 메모리셀의 레이아우트 패턴을 표시하는 부분 평면도.

제2a-g도는 본 발명에 따른 하나의 제조공정의 연속적인 단계에서 제1d도의 선(Ⅱ-Ⅱ)을 따라 취해지는 메모리셀의 단면도.

제3a-e도는 본 발명에 따른 또하나의 제조공정의 연속적인 단계에서 제1d도의 선 Ⅱ-Ⅱ에 따라 취해지는 메모리셀의 단면도.

제4도-6도는 본 발명의 다른 실시예에 따른 고저항층을 갖는 SRAMs의 단면도.

제7a와 b도는 본 발명에 따른 SRAM에서의 고저항층의 동작특성을 나타낸 그래프도.

제8a와 b도는 단일산화막의 동작특성을 나타내고, 비교의 목적을 위한 그래프도.

제9도는 단일질화막 구조의 동작특성을 나타내고, 비교의 목적을 위한 그래프도.

제10a, b 그리고 c도는 각각 전류/저항 그리고 SiO₂두께, Si₃N₄두께 또는 SiO₂/Si₃N₄실효두께 사이의 관계를 나타낸 그래프도.

제11a도는 종래 SRAM의 전반적인 구성을 나타낸 블록도.

제11b도는 제11a도의 SRAM에서 데이터의 흐름을 나타낸 공정계통도.

제12도는 고부하 저항형 SRAM에서 하나의 메모리셀의 등가회로.

제13a-e도는 제조의 연속적인 단계에서 종래의 고부하 저항형 SRAM에서 하나의 메모리셀을 위한 패턴레이아우트(patternlayout)을 나타낸 부분 평면도.

제14도는 제13d도의 선(XⅢ-XⅢ)을 따라 취해지는 단면도.

제15도는 고저항층을 가지는 반도체장치의 부분 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 실리콘기판 3 : N⁺확산영역

5 : 저저항 다결정 실리콘층 6 : 부하 저항기

7 : 절연층 8 : 알루미늄 배선

본 발명은 일반적으로 반도체의 고저항층과 그러한 층을 제조하는 방법에 관한 것이다. 특히, 본 발명은 정적임의 접근 기억장치(SRAM)에서 고저항부하 저항기의 분야에서 특수활용을 한다. 본 발명은 정적임의 접근 기억장치에 적용될 때 가장 바람직한 결과를 가져온다.

따라서, 이후에는 주로 정적임의 접근 기억장치를 중심으로 하여 본 발명에 대해 설명해 나가겠다.

정적임의 접근 기억장치는 잘 알려진 기술로서, 제11a도에는 종래의 8K워드(word)×8비트(bit) 정적임의 접근 기억장치(이하 SRAM이라 칭한다)의 총체적 구성이 도시되어 있다.

제11b도는 제11a도의 SRAM에서 데이터의 흐름을 간략하게 나타내고 있다. 제11a도에 있어서, SRAM은 복수의 메모리셀(40)로 구성되는 메모리셀어레이(41)를 포함하고, 그리고 그것은 데이타 기억부분으로 구성하고 있다. SRAM은 또한 각 X어드레스 버퍼(address buffer)와 Y어드레스 버퍼에 연결되는 X디코더(decorder)(42)와 Y디코더(43)를 포함하고, 입ㆍ출력 인터페이스(interface)섹션은 출력버퍼에 연결되는 센스증폭기(sense amplifier)를 가지고 있다.

복수의 메모리셀(40)은 메모리셀어레이(memory cell array)(41)를 형성함으로서 Y디코더에 연결되는 비트선과 X디코더(42)에 연결되는 워드선 사이의 교차지점에 배열된다.

X디코더(42)와 Y디코더(43)는 외부로 부터 제공되는 행과 열 어드레스신호에 응답하여 워드선과 비트선을 각각 선택하는데, 이때 선택된 워드선과 비트선 사이의 교차지점에 있는 특정 메모리셀(40)은 어드레스를 지정받게 된다. 특히, 어드레스 버퍼에서 생성되는 정상신호(X)와 역신호(X)는 거기에 제공되는 어드레스 신호에 응답하여 생성된다.

X디코더(42)는 상기 신호 X와 X를 받아들여 메모리셀의 256행중의 한행을 선택하고, 선택된 행의 메모리셀과 연결된 워드선을 충전시켜 하이레벨이 되게 하는 반면, 나머지 워드선들을 방전시켜 로우레벨이 되게 한다. 그 결과, 선택된 행에서의 메모리셀(40)이 활성화됨에 따라 활성화된 메모리셀에 기억되는 데이터는 한쌍의 비트선과 비트선에 공급된다.

각 채널을 이루는 32개의 비트선쌍 중에서, 한쌍의 비트선은 멀티플렉서(multiplexer)를 통하여 한쌍의 I/0선과 I/O선에 각각 연결된다. 멀티플렉서에서의 선택은 디코더(43)에 의해 실행된다.

이러한 방법으로 메모리셀의 원하는 8비트는 I/O선에 연결된다.

데이타를 기록할 때에는, 입력데이타가 선택된 메모리셀(40)에 기록되고, 데이터를 독출(reading out)할 때에는 선택된 메모리셀에 기억된 데이타가 센스증폭기에 의해 감지되어 출력데이타로서 공급된다.

이제부터 제11b도를 참조하면서 데이타기록과 독출동작을 설명하겠다.

센스증폭기와 기록드라이버는 I/O선에 연결된다.

독출(또는 판독)동작중에는 데이타가 실선 방향으로 전송되는 반면, 기록동작중에는 데이타가 점선 화살표의 방향으로 전송된다.

데이터의 흐름을 제어하기 위한 밸브(valve)와 같은 기능을 하는 기록이네이블(enable) 또는 WE신호 그리고 출력이네이블 또는 OE 신호는 고임피던스(high impedance)에서 각각 워드드라이버와 출력버퍼의 출력을 조절한다.

제12도는 제11a도의 SRAM에서 하나의 메모리셀을 대응하는 등가회로를 나타낸 것이다. 메모리셀(40)은 한쌍의 드라이버 트랜지스터(drivertransistor)(T1,T2)(바람직하게는 N채널 MOSFET), 그리고 고저항치의 한쌍의 부하 저항기(6)로 구성되는 플립플롭(flip-flop)을 포함한다.

도시된 바와 같이, 드라이버 트랜지스터(T1,T2)의 게이트(gate)전극과 드레인 전극은 상호 교차로 접속되고, 그리고 상기 한쌍의 부하 저항기(6)는 상기 트랜지스터(T1,T2)의 드레인전극들에 각각 연결된다.

역시, 트랜지스터(T1,T2)의 드레인전극에는 액세스(access) 트랜지스터(T3,T4)(바람직하게는 MOSFET)가 연결된 상기 액세스 트랜지스터(T3,T4)게이트전극은 워드선(33)에 연결된다. 워드선(33)이 선택될 때, 드라이버 트랜지스터(T1,T2)에 유지되는 데이타는 액세스 트랜지스터(T3,T4)를 통하여 비트선(31)과 비트선(32)에 전송된다.

작동에 있어서, 메모리셀(41)에 기억된 데이타가 판독될 때, 워드선(33)은 소정전압을 제공받게 됨으로써 활성화된다.

이렇게 워드선(33)이 활성화되면 드라이버 트랜지스터(T1,T2)의 현재상태에 해당하는 전압이 액세스 트랜지스터(T3,T4)를 경유하여 비트선(31)과 비트선(32)상에 나타나게 된다.

메모리셀에 데이타가 기록될때, 워드선(33)은 소정의 전압을 제공받게 됨으로써 활성화된다.

이와같이 활성화된 상태하에서, 비트선(31)과 비트선(32)은 기록되는 논리상태에 해당하는 바람직한 전위(potential)를 제공받게 된다.

특히, 액세스 트랜지스터(T3,T4)가 워드선(33)에 의해 턴온이 될때, 비트선(31)과 비트선(32)상의 데이타신호는 드라이버 트랜지스터(T1,T2)로 구성되는 플립플롭으로 래치된다.

래치되는 데이타신호를 유지하기 위해 전류를 고부하 저항기(6)를 통하여 전원공급(Vcc)에서 플립플롭에 공급하는 것이 필요하다. 뿐만아니라, 전류공급이 이루어지는 동안 전력소비를 줄이기 위해 공급되는 전류는 가능한 최소치가 되도록 하는 것이 바람직하다.

그러나 기억된 데이타를 유지하기 위해서는 상기 공급전류가 트랜지스터의 턴오프 기간동안 발생되는 트랜지스터의 누설전류를 초과해야 한다.

지금부터, 종래의 메모리셀의 패턴레이아우트를 나타낸 제13a-e도를 참조하면서 제12도의 종래 메모리셀을 제조하는 방법에 대해 설명하겠다.

제13a도에 있어서 산화분리층(oxide isolation layer)(2)은 형성될 활성영역(30)을 정의(define)하고 분리하기 위해 P형 실리콘기판(1)의 주기판상에 선택적으로 형성된다.

제13b도에 있어서, 소정의 위치에 활성영역(30)을 넘어 워드선(33)과 게이트전극(21,22)이 형성되어 있다.

그리고, 마스크로서 워드선(33)과 게이트전극(21,22)을 사용하여, N형 불순물이온이 N⁺확산영역(3)을 형성하기 위해 활성영역(30)으로 주입된다. 다음 스텝에서는, 제13c도에 도시된 것과 같이 저저항 다결정 실리콘층(polysilicon layer)(5)이 퇴적된다.

다결정 실리콘층(5)은 게이트전극(21)과 N⁺확산영역(3) 사이의 접촉(9a), N⁺확산영역(3)에의 접촉(9b), 그리고 게이트전극(22)과 N⁺확산영역(3)사이의 접촉(9c)를 가진다. 저저항 다결정 실리콘층(5)도 역시 게이트전극(21,22)위에 배치되는 고저항 실리콘영역(61,62)을 포함한다.

제13d도에서는, 알루미늄 배선(8)이 저저항층(5)상에 형성되고 그리고 거기에서 형성되는 접촉(9d)를 통하여 층(5)에 연결된다.

최종적으로 제13e도에 도시된 것과 같이, 접촉(9t,9e)은 액세스 트랜지스터(T3,T4)를 형성하는 N⁺확산영역에서 만들어진다.

알루미늄 배선이 구성되고 접촉(9t,9e)을 통하여 비트선(31)과 비트선(32)를 연결함으로써 하나의 메모리셀을 완성하게된 제14도는 제13d도의 선 XⅢ-XⅢ에 따라 취해지는 메모리셀의 부분 단면도를 나타낸 것이다.

제14도에서는, 드라이버 트랜지스터(T1,T2)로 구성되는 플립플롭에서 지속되는 데이타를 보유하기 위해 구성되는 고부하 저항체(6)의 형성방법이 설명된다.

제13c도와 관련하여 이미 논의된 것과 같이, 고정항영역(62,63)은 고정항 다결정 실리콘층으로 구성되고, 고정항 다결정 실리콘영역은 통상적으로 몇가지의 TΩ순으로 저항치를 가지고 있는 것이 주목된다.

먼저, 산화분리층(2)이 P형 실리콘기판 상에 퇴적되고, 그후 도면에서 워드선(33)으로 표시된 액세스 트랜지스터(T3,T4) 및 드라이버 트랜지스터(T1,T2)의 게이트전극들이 실리콘기판위에 형성되는데, 상기 워드선(33)과 상기 기판(1)사이에는 게이트 산화층(4)이 끼워지게 된다.

이어, 인이온과 비소이온과 같은 N형 불순물이온이 N⁺확산영역(3)을 제공하기 위해 P형 실리콘기판(1)에 주입된다. 이후, 불순물이 주입되지 않은(undoped) 다결정 실리콘이 퇴적되고 그리고 직접 접촉(direct contact)기법에 의해 N⁺확산영역(3)과 전기적으로 연결된다.

퇴적된 다결정 실리콘은 저저항 다결정 실리콘층(5)과 고저항 다결정 실리콘층(61) 형성하기 위해 다른 도오스(does)의 인이온으로 두번 도프된다.

다시말해서, 고저항 다결정 실리콘층(61)에 주입되는 이온량이 저저항 다결정 실리콘층(5)에서의 그것보다 더작게 된다. 저저항 다결정 실리콘층(5)에 주입되는 대량의 이온은 이후의 열처리에 의해 P형 실리콘기판(1)으로 확산되어 고농도의 N⁺확산영역(3)을 형성하게 된다.

최종적으로, 절연층(7)이 형성되고 그위에 알루미늄배선(8)이 퇴적되며, 배선(8)은 접촉(9d)을 통해 저저항 다결정 실리콘층(5)과 연결될 수 있게 된다. 전원공급선(Vcc)으로서 저저항 다결정 실리콘층(5)을 사용하고자 할때는, 상기 알루미늄 배선은 형성하지 않아도된다. 상기 고저항 영역은 이러한 방법으로 형성된다. 제14도에 있어서, 전원공급선(Vcc)로서 작동하는 알루미늄 배선(8)에 공급되는 전류는 저저항 다결정 실리콘층(5)와 고저항 다결정 실리콘층(61)를 그리고, N⁺확산영역(3)에의 직접 접촉을 통하여 흐른다.

전류는 상기 도통된 드라이버 트랜지스터(T1,T2)의 채널영역을 통하여 접지로 계속 흐른다.

종래의 고부하 저항형 SRAM은 위에서 언급한 것과 같은 방법으로 형성되는 부하저항체를 통합한다. 부하 저항체는 인이온 주입에 좌우되는 최대 저항치를 나타내고 수백의 MΩ□정도의 시트저항(sheet resistance)를 가진다.

충분히 높은 저항치를 얻기 위해, 다결정 실리콘층을 가능한한 길이 대 넓이 비율이 가장 크게 되도록 해야한다. 그러나, 이와같이 하면 SRAM이 더 큰 구성밀도를 같도록 하거나 보다 소형화되도록 할 수 없게 된다. 역시, 부하저항체가 다결정 실리콘층으로 만들어지고 직접 접촉영영을 통하여 불순물 확산영역과 연결되기 때문에, 제조과정 동안 불순물이 실리콘 기판에서 다결정 실리콘 부하저항체로 확산되고 그리고 또는 수소원자가 다결정 실리콘에 퍼지게 됨으로써, 고저항 다결정 실리콘층의 저항치를 사실상 감소시킬 가능성이 있다.

표면 안정화층(passivation layer)은 오래동안 사용하는 환경에 대해 표면보호로서 반도체 기판상에 활성층의 정상층(top layer)의 윗쪽에 형성된다. 표면안정화층은 플라즈마 실리콘 질화물(P-SiN)로 만들어진다. 플라즈마 실리콘 질화물은 많은 수소원자를 포함하고 있다.

따라서, 수소원자는 표면안정화층의 제조과정과 반도체장치를 사용하는 오랜 시간동안 다결정 실리콘층으로 투과된다. 수소원자의 투과는 고저항 다결정 실리콘층의 저항층을 감소시킨다.

활성층 사이의 분리를 위해 실리콘 산화 그리고 실리콘 질화층이 표면안정화층 및 다결정 실리콘층을 가로질러 형성된다. 분리층은 원료가스(material gas)로서 SiH₄또는 SiH₂Cl₂를 사용한 화학기상증착(chemical vapor deposition)(CVD)에 의해 형성된다.

예를들면, 수소가스는 다음 방정식에서 표시되는 것과 같이 실리콘산화 그리고 또는 실리콘 질화층의 제조과정에서 생성된다.

SiH₄+O₂－－－－→ SiO₂+2H₂

3SiH₄+4NH₃－－－→ Si₃N₄+12H₂

생성되는 수소가스는 다결정 실리콘층으로 투과된다. 그러므로, 수소원자의 투과는 고저항 다결정 실리콘층의 저항치를 감소시킨다. 고부하 저항형의 더작은 SRAM를 제공하는 시도에 있어서, 일본국 특허공보 62-195170호에 절연체로 사용되는 부하저항체를 사용하는 것이 제안되었다. 그러한 부하저항체를 갖는 반도체장치의 구조는 부분 단면도인 제15도에 나타낸 바와같다. 도시된 바와같이, N⁺불순물 확산영역(3)과 알루미늄배선(8)으로 구성되는 전류경로 P형 실리콘 기판(1)의 주표면에 대하여 수직방향으로 형성되어 있다. 그 전류경로 중에 Fe₂O₃, NiO, CoO, TiO₂와 같은 전이금속의 절연산화층(65)의 형태로서의 부하저항체가 개재하고 있다.

실리콘 산화층(71)과 층간절연층(intervening insulating layer)(7)이 전이금속 산화층(65)과 P형 실리콘기판(1) 사이에 형성된다.

실리콘 산화층(71)은 열산화에 의해 만들어지고 그리고 층간절연층(7)은 CVD처리에 의해 만들어진다. 위에서 언급된 바와같이, 이전금속의 산화층은 선행기술에 있어서는 고저항 부하저항체로서 사용되어 왔다.

그러나, 이 이전금속의 산화층은 반도체장치의 제조중 반드체 기판을 오염하는 경향이 있다.

또, 종래의 부하저항체는 층 산화층으로 구성함으로써, 반도체 기판과의 접합 누설전류가 크게 되어, 대기시의 소비전력이 증가하게 된다. 이 이유는 이전금속의 산화층에 국부적으로 남아 있는 기계적응력(mechnical stress)때문이다. 이전금속의 산화층은 이전금속의 산화층의 열팽찬계수(thermal expansion coefficient)와 제조과정에서 실리콘 기판의 열팽창계수간의 차에 의해 발생되는 층내측 잔류의 기계적응력을 가진다. 그 기계적응력은 N⁺불순물 확산영역에 영향을 미친다. 그 영향으로 반도체 기판의 접합에서 누설전류가 증가된다.

이와같은 부하체의 단일 산화층 구성은 각 저항을 소망치로 제어하는 것을 곤란하게 한다.

따라서, 본 발명의 목적은 저항을 원하는 고저항치로 즉시 제어되는 고저항층을 갖는 반도체장치를 제공하는 것이 목적이다. 본 발명의 다른 목적은 반도체 기판상의 최소 표면영역을 점유하고 고저항성을 나타내는 고저항층을 갖는 반도체 장치를 제공하는 것이다.

본 발명의 또다른 목적은 주입된 불순물의 확산 또는 투과에 의해 역으로 영향을 받게 되지 않는 저항성을 갖는 안정, 고정항층을 구비한 반도체 장치를 제공하는 것이다. 본 발명의 또다른 목적은 SRAM을 고집적화시킬 수 있고 SRAM작동에 적합하며 저항의 높은 값을 갖는 부하저항을 포함하는 SRAM을 제공하는 것이다. 본 발명의 또다른 목적은 SRAM직접회로 장치를 위한 고저항 부하저항체를 제조하는 방법을 제공하는 것이다.

상기한 목적들을 달성하기 위한 본 발명을 간단히 설명하면, 본 발명에 따른 고저항층을 갖는 반도체장치는 반도체 기판, 반도체영역, 도전층 그리고 고저항층을 포함한다. 상기 반도체 기판은 제1도전형 기판이고 그리고 주표면을 갖고 있다. 상기 반도체영역은 제2도전형 영역이고 그리고 반도체 기판의 상기 주표면상에 형성된다. 상기 도전층은 상기 반도체영역을 가로질러 구성된다. 상기 고저항층은 상기 도전층과 상기 반도체영역 사이에 형성되고, 그리고 그것은 서로가 적층되고 산화층과 질화층으로 구성된다.

본 발명의 바람직한 실시예에 따라, 상기 고저항층은 도전층의 측면상에 형성되는 질화층과, 반도체 기판의 측면상에 형성되는 산화층으로 구성되는 층 구조이다.

또, 바람직하게는 고정항층은 도전층에 인접하게 형성되는 산화층과 반도체 기판에 인접하게 형성되는 질화층으로 구성된다. 더욱, 바람직하게는 고저항층은 그들 사이에 삽입되는 한쌍의 산화층과 질화층으로 구성되는 3층 구조이다.

산화층은 실리콘 산화층으로 구성되고, 그리고 질화층은 실리콘 질화층으로 구성된다. 도전층은 고저항층상에 형성되는 다결정 실리콘층으로 구성된다.

본 발명의 바람직한 실시예에 따라, 고저항층을 갖는 반도체장치는 정적임의 접근 기억장치(staticrandlm access memory)를 포함한다. 고저항층과 반도체영역에 의해 부분적으로 형성되는 전계효과 트랜지스터는 플립플롭형의 메모리셀로 구성된다.

본 발명에 따라 고저항층을 갖는 반도체장치를 제조방법에 있어, 제1도전형의 반도체 기판이 준비된다.

제2도전형의 반도체영역은 반도체 기판의 주표면상에 제공된다.

반도체영역 상에는 집적되는 산화막과 질화막으로 구성되는 고저항층이 형성된다.

도전층은 고저항층 상에 위치된다.

전류가 도전층과 반도체영역 사이에 집적되는 산화와 질화층의 고저항 구조에 적용될 때, 미소터널 전류가 결합되는 질화-산화층에서 흐른다.

전류는 산화층을 통해 흐르기가 어렵고, 비교적 산화막에서 보다 질화막을 통하여 전류가 흐르는 것이 더욱 용이하게 된다.

따라서, 질화와 산화층으로 구성되는 고저항층의 저항치는 산화와 질화층의 두께를 조절하는 것에 의해 곧 제어될 수가 있다.

그밖에, 고저항층을 위한 산화와 질화층은 반도체기판을 형성하기 위해 사용되는 산화 실리콘과 질화 실리콘으로 만들어진다.

이와같이 함으로서 각 산화층과 질화층에 의해 반도체기판이 오염되는 것을 막을 수 있는 이점이 있다.

본 발명의 목적, 특징, 양상 그리고 장점은 첨부도면과 함께 취해질때 본 발명의 다음 상세한 설명에서 더욱 명백하게 된다.

[실시예]

제1a-e도에 있어서, 본 발명에 따라 고부하 저항형의 SRAM로서 구체화되는 고저항층을 가지는 반도체장치의 한 메모리셀을 위해, 제조의 공정순으로 패턴레이아우트를 설명한다. 제1a도에 있어서, 분리산화층(2)은 형성되는 분리활성영역(30)과 한정짓기 위해, 열산화 기술에 의해 P형 실리콘 기판(1)의 주표면상에 요망하는 패턴에서 선택적으로 형성된다.

제1b도에서 표시된 것과 같이, 게이트 전극(21,22)과 워드선(33)은 활성영역(30)의 소정영역 위에 다결정 실리콘으로 형성된다.

그리고나서, 마스크로서 게이트전극(21,22)와 워드선(33)을 사용하여, 인이온과 비소인과 같은 N형 불순물 이온이 활성영역(30)의 확산영역(3)을 생성하기 위해 P형 실리콘기판(1)에 주입된다. 제1c도에 있어서 적층된 산화와 질화층으로 구성하는 고저항영역(63,64)은 직접 콘택트(contact)가 형성되도록 소정의 패턴으로 N⁺확산영역(3) 위에 형성된다.

저저항 다결정 실리콘층(51,52) 고정항영역(63,64)상에 형성되고 그리고 고저항영역(63,64)과 접촉하여 콘택트 부분을 가진다.

저저항 다결정 실리콘층(51,52)은 게이트전극(21)과 N⁺확산영역(3) 사이의 콘택트(9a)와 N⁺확산영역(3)에의 콘택트(9b), 그리고 게이트전극(22)와 N⁺확산영역(3)사이의 콘택트(93)를 가진다.

그후, 제1d도에서 표시한 것과 같이 공급선(Vcc)으로서 작동하는 알루미늄 배선(8)은 저저항 다결정 실리콘층(51,52)에 접속할 수 있게 형성된다. 최후에 제1e도에서 표시한 것과 같이, 비트선(31)과 비트선(32)은 콘택트(9t,9e)를 통하여 액세스 트랜지스터(T3,T4)를 구성하는 N⁺확산영역(3)과 접속하도록 알루미늄 배선으로 형성된다. 이것이 고부하 저항형 SRAM의 하나의 메모리셀(40)이 형성한다.

제2a-g도에 있어서는, 본 발명에 따른 고부하 저항형 SRAM을 제조공정이 설명된다. 제2a도에서 표시한 것과 같이, 소자분리용의 두꺼운 분리 산화막(2)은 선택산화법 또는 LOCOS기술의 방법에 의해 P형 실리콘기판(1)상에 형성된다.

그리고나서, 게이트 산화층(4)이 열산화 기술에 의해 선택적으로 형성된다.

다결정 실리콘층이 액세스 트랜지스터의 게이트로 구성하는 워드선(33)을 형성하기 위해 패턴되고 게이트 산화층(4)위에 퇴적된다.

그후, 인이온과 비소인과 같은 N형 불순물이 N⁺확산영역(3)을 생성하기 위해 화살표(A)의 방향으로 P형 실리콘 기판으로 주입된다.

제2c도에서 표시된 것과 같이, 실리콘 질화막(630a)이 850-950℃ 사이의 온도에서 열산화에 따라 저압화학적 기상박막 성장법 또는 LPCVD에 의해 기판의 전표면상에 형성된다.

이 열산화 절차가 실리콘 질화층(630a) 상에 실리콘 산화층(630b)을 형성한다.

그리고나서, 저저항 다결정 실리콘츠(510)은 제2d도에서 표시된 것과 같이 LPCV 기술에 의해 전 실리콘 산화층(630b)상에 형성된다.

제2e도에 있어서, 저저항 다결정 실리콘층(51)을 형성하기 위해 저저항 다결정 실리콘의 패턴잉(patterning)을 한후, 저저항 다결정 실리콘층(51)을 마스크로서 사용하여 실리콘 질화층(630a)과 실리콘(630b)을 식각함으로써 고저항층으로서 작용하는 소망패턴의 실리콘 산화막층(63b)과 실리콘 질화층(63a)을 형성한다. 제2f도에서 표시된 것과 같이, 절연층(7)은 기판의 전표면상에 퇴적된다.

구멍이 저저항 다결정 실리콘층(51)위에의 절연층에 생긴다.

알루미늄 배선(8)이 절연층에 생긴 구멍을 통해 저저항 다결정 실리콘층(51)에 연결하기 위해 절연층상에 형성된다.

비활성화층이 종료스텝에서 전기판에 퇴적된다.

제2g도를 참조하면서 실리콘 산화층(63b)과 실리콘 질화층(63a)의 조합으로 구성되는 부하저항 구조의 성능에 대하여 설명하겠다.

전원공급선(Vcc)으로서 작동하는 알루미늄 배선(8)을 통한 전류는 저저항 다결정층(51)을 통하고, 수직으로 조정된 실리콘 산화층(63b)과 실리콘 질화층으로 형성된 부하저항구조를 통하여 N⁺불순물 확산 영역(3)으로 흐른다. N⁺확산영역(3)에서, 전류는 드라이버 트랜지스터의 채널영역을 통하여 접지에 흐른다.

이 전류에 흐름은 SRAM에서 드라이버 트랜지스터(T1,T2)로 구성되는 플립플롭에 의해 래치(latch)되는 데이타를 유지하는 것이 효과적이다.

본 발명에 따른 2층 고부하 저항구조는 질화층의 풀-프렌켈(Poole-Frenkel)전류와 산화층의 터널전류에 기인하여 보다 작은 전류가 흐르게 된다.

산화층에서 큰 전계를 적용할 경우, 반송파는 터널효과에 의해 산화층을 통하여 통과한다.

터널전류는 실리콘 산화층과 같은 절연층의 두께에 의존하여 "포우러-노데임(Fowler-Nordheim)터널전류" 그리고 "직접 터널전류"으로 넓게 나누어진다.

만약 큰 전계가 산화층에 적용되면, 실리콘에서 전도에너지때(conduction energy band)의 저면에서 산화층의 전도에너지대까지의 거리가 더 작아지고, 그리고 터널전류는 삼각형과 같은 형상의 에너지장벽(barrier)을 통해 흐른다.

이 터널전류는 "포우러-노데임 터널전류" 라 불리운다. 반면에, 만약 산화층의 두께가 더작을 때는 산화층을 통하여 흐르는 터널전류는 "직접 터널전류"라 이름한다.

50Å보다 더 작은 실리콘 산화층의 두께인 경우에 있어, 직접 터널전류는 산화층을 통하여 흐른다.

50Å보다 더 큰 실리콘 산화층의 두께인 경우에는, 포우러-노데임 터널전류는 산화층을 통해 흐른다. 실리콘 산화(Si₃N₄)층과 같은 절연층에서 트랩(trap)되는 전자는 전계의 조력에 의해 전도에너지때에 열적으로 여기(excited)된다.

이러한 경우에 있어서, 절연층을 통해 흐르는 전류는 "풀-프렌켈 전류"라고 부른다.

고부하 저항형 SRAM에서 설명된 것과 같은 고저항층을 가지는 반도체장치를 제조하는 또하나의 공정은 제3a-e도에 의거하여 설명된다.

제3a도에 있어서, 제2a도를 참조하면서 설명된 것과 같은 방법으로 절연 산화층(2), 게이트 산화층(4) 그리고 워드선(33)이 형성된다.

제3b도에 있어서, 실리콘 질화층(630a)은 감압화학적 기상박막 성장법에 의해 퇴적된 것을 표시한다.

실리콘 질화층(630a)은 실리콘 산화층(63b)을 형성하기 위해 열적으로 산화된다.

다음은 실리콘 질화층(630a)과 실리콘 산화층(630b)는 소망의 실리콘 산화층(63b)과 실리콘 질화층(63a)으로 패턴화하기 위해 소정의 패턴으로 에칭으로 제거되어, 함께 2층구조의 고저항층을 형성한다.

제3c도에 있어서, 실리콘 질화층(63a)과 실리콘 산화층(63b)의 결합되는 구조와 마스크로서의 워드선(33)을 사용하여, 비소이온과 인이온을 N⁺확산영역(3)을 형성하기 위해 P형 실리콘기판(1)에 주입된다. 그후, 제3d도와 제3e도에서 표시된 것과 같이 절연층(7)과 알루미늄 배선(8)은 제2f와 g도의 스텝에서 사용되는 같은 절차에 따라 실리콘 산화층(63b)상에 형성된다.

이리하여 제3e도에서 표시된 것과 같은 실리콘 산화층(63b)와 실리콘 질화층(63a)로 형성되는 고저항층은 전기 N⁺확산영역(3)위에 위치하지 않는다.

그러나 그것은 제2g도에서 표시되는 고저항층에 의해 얻게되는 그러한 것들과 같은 결과를 얻는다. 제3e도의 구조에서는, 실리콘 산화층(63b)은 알루미늄 배선(8)과 직접 접촉되어 있다.

그러나, 저저항 다결정 실리콘층(51)은 같은 효과를 가지게 알루미늄 배선(8)이 연결되는 산화층(63b)상에 형성된다.

제2g도와 제3e도에서 표시되는 고저항층의 구조에서, 실리콘 산화층(63b)은 실리콘 질화층(63a) 위에 있다.

그러나, 실리콘 질화층(63a)이 실리콘 산화층 위에 있는 제5도의 역으로 되는 2층 구조는 사실상 같은 효과를 얻게된다.

앞의 실시예에 있어서, 고저항층은 실리콘 질화층과 실리콘 산화층으로 구성하는 2층 구조를 가는 것이 설명되었다.

그러나, 고저항층은 제6도에서 설명되는 것과 같은 3개층, 실리콘 산화층(63 b), 실리콘 질화층(63a), 그리고 실리콘 산화층(63b)으로 형성된다. 요약하면, 본 발명에 따른 고저항층은 그들의 관련구조와 조합은 어떻게 적층되든 적어도 하나의 산화층과 하나의 질화층을 가져야 한다.

제7a도에 있어서, 본 발명에 따른 실리콘 질화층과 실리콘 산화층으로 구성하는 고저항층의 전압-전류특성을 설명하는 도면이다. 고저항층은 10㎛×10㎛의 전류가 흐르는 면적을 가진다.

고저항 구조에서의 질화층은, 산화층이 25Å의 두께를 가지는데 반하여, 200Å의 두께를 가진다. 이 도면에서 알수 있는 것과 같이, 5V의 인가전압(VG)(또는 공급전압)에서, 10-11A정도의 전류가 고저항층을 통해 흐른다. 2층 구조의 저항치는 질화층의 산화층의 두께에 의존한다.

제7b도는 이층구조의 저항이 산화층의 두께에 어떻게 의존하는지를 설명한다. 2층 저항구조는 1㎛×1㎛의 전류가 흐르는 면적을 가진다.

질화층은 200Å의 두께를 가진다.

층구조에 적용되는 전압(VG)은 5V이다.

안정된 고저항이 질화층 위에 있는 산화층의 두께를 제어함으로서 얻게되는 것이 명백하다.

예를들면, 층이되는 고저항 구조는 1μ㎡의 전류가 흐르는 면적을 가지고, 질화층은 200Å의 두께를 가지고, 그리고 산화층은 10Å의 두께를 가지고 있다고 추정할 때, 고저항 구조는 5V의 적용되는 전압에서 50TΩ의 저항치를 표시한다.

본 발명의 2층 고저항 구조가 SRAM에서 적용될 때, 그 고저항 구조는 드라이버 트랜지스터의 P-N접합에서의 누설전류보다 더 큰 전류를 통과할 수가 있다.

이리하여, 2층 고저항구조의 최대허용 할 수 있는 저항치가 있다.

예를들면, 현재 시장에서 유용한 10,000개의 트랜지스터를 병렬로 연결될 때, 5V의 인가전압에서 10^-9A정도의 총누설 전류량이다.

1개의 트랜지스터의 누설전류는 10^-13A정도이다. 이것은 SRAM의 각 메모리셀에 제공되는 고저항 구조는 10^-13A이상의 전류는 흘릴수 있어야 된다는 것을 암시한다.

하나의 고저항 구조의 최대 허용가능 저항치는 5×10¹³, 또는 50TΩ(5V의 인가전압에서)인 것이 산정된다.

하나의 고저항 구조의 최대 허용가능 저항치는 반도체 장치의 예비전류에 의해 제한된다.

예를들면, 1개 장치의 예비전류는 3V의 인가전압에서 대략 10^-6A정도이다.

한개의 고저항 구조의 최소 허용가능 저항치는 약 1×10¹³Ω, 또는 1TΩ(4M 비트 SRAM에서)인 것으로 계산된다.

그러므로, 요망되는 저항치의 범위는 1×10¹³에서 5×10¹³Ω까지이다.

제7b도에서 명백한 것과 같이, 이 저항치를 실현하기 위해서, 2층 고저항 구조는 1μ㎡의 면적을 가져야만 되고 그리고 200Å두께의 질화층과 약 15Å두께 이하의 산화층으로 구성된다. 비교의 목적을 위해, 단일 실리콘 산화층으로 형성되는 저항구조를 참조하면서 설명한다.

제8a도는 80Å의 두께를 가지는 산화층의 전류-전압 특성을 나타낸 것이다.

단일 산화층은 10㎛×10㎛의 전류가 흘러야 할 면적을 가진다.

도시된 바와같이, 2-3V의 인가전압에서는 거의 전류가 흐르지 않고, 다만 포우러-데임전류만이 이 전압에서 흐른다.

제8b도에 있어서, 20-40Å사이의 두께를 가지는 산화층의 전류대 전압특성이 표시된다. 산화층은 0.05㎟전류면적을 가진다.

제8b도에서 알수 있는 것과 같이, 큰량의 전류가 2-3V의 인가전압에서 산화막을 통하여 흐른다. 10㎛×10㎛의 전류가 흐르는 면적으로, 전류는 제8b도에서 표시된 바와 같이 500분의 1의 량으로 전류가 흐른다.

그래서 전류는 매우 크게 흐른다.

제8b도에 표시되는 전류는 직접 터널전류이다. 단일 산화층 구조는 50Å(제8a도)의 두께를 넘는 고저항을 과도하게 표시하고, 그리고 50Å 이하의 두께에서, 고저항층(제8b도)으로서 사용하기에는 너무나 많이 전류가 흐른다.

비교의 목적을 위해 단일 실리콘 질화층 구조를 참조하면서 설명한다.

제9도는 80Å의 두께를 가지는 질화층의 전류대 전압특성을 나타낸 것이다.

질화층의 전류가 흐르는 면적은 5㎛×5㎛이다.

이 도면에서 알 수 있는 것과 같이, 전류의 10^-10A이상이 약 5V의 인가전압(VG)에서 질화층을 통하여 흐른다.

이것은 단일 질화층의 누설전류가 트랜지스터의 그것보다 더 크다는 것을 가르킨다.

10㎛×10㎛의 전류가 흐를수 있는 면적이더라도 전류는 제9도에서 표시된 그것에 4배가 흐른다. 이리하여, 제7a도에서 표시되는 본 발명의 적층되는 질화-산화층 구조를 통하여 흐르는 전류와 비교할때, 단일 질화층 구조가 더높은 전류를 흐르게 한다.

메모리셀에서 단일 질화층의 사용은 증가되는 전원소비를 초래한다.

실리콘 질화층으로 오로지 형성되는 저항구조는 계면준위와 많은 트랩(trap)의 존재에 기인하는 시간의 연장기간의 신뢰성을 유지할 수가 없다. 다른말로 하면, 저항치는 시간을 변경한다는 것이다. 위에서 설명한 바와같이, 고저항 구조로서 단일 실리콘 산화층 또는 단일 질화층을 사용하는 것이 기도될 때, 층의 두께를 조정하는 것에 의해 저항치를 제어하는 것은 어렵다.

트랜지스터에서의 누설전류 보다 더 크게 전류를 흐르게 하고 그러나 소비전력을 최소로하는 미소전류를 흐르게 하도록 구성하는 것도 역시 곤란하다. 제10a, b 그리고 c도는 각 단일 SiO₂, 단일 Si₃N₄층 그리고 SiO₂/Si₃N₄2층을 통해 도전의 특성을 표시한다.

제10a도에 있어서, 층의 두께를 조절하는 것에 의해 소망되는 저항치(1×10¹³에서 5×¹³Ω까지)의 범위내에서 SiO₂층의 저항치를 제어하는 것은 어렵다. 제10b도에서 표시된 것과 같은 SiOO₃N₃층을 사용함으로서 소망되는 고저항치를 얻는것도 역시 어렵다. 제10c도에서 표시된 것과 같이,SiO₂/SiO₂N₃2층의 저항치는 200Å의 Si₃N₄두께에 의거하는 SiO₂두께를 조절하는 것에 의해 소망의 저항치의 범위내에서 용이하게 제어될 수가 있다. "SiO₂/Si₃N₄효과적인 두께"는 SiO₂/Si₃N₄2층의 그것과 같은 커패시턴스(capacitance)를 가지는 SiO₂층의 두께로 변환되는 두께를 표시한다. 앞의 설명으로 이해될 수 있는 것과 같이, 결합되는 산화-질화층의 고저항 구조는 층의 두께를 제어함으로서 소망되는 값에서 각 저항을 조정하는 것을 가능하게 한다.

본 발명의 고저항층의 전류통로는 수평으로 확장하는 대신 기판에 관하여 수직으로 확장하게 형성되고, 그리고 더욱 형태에 있어 작은 반도체 장치를 만드는데 공헌한다. 게다가, 이층의 고저항 구조의 질화와 산화층은 즉시 실리콘 화합물로 형성되고 그리고 기판을 오염하지 않는다.

요약하면, 본 발명에 따라 작은 면적에서 소망되는 고저항을 생성하는 안전한 고저항 구조를 가지는 반도체장치를 제공하는 것이고 그리고 그의 높은 저항이 외부 불순물의 투과확산에 의해 손상되지 않는다.

고밀도, 본 발명의 장점들은 가장 잘 적용할 수 있는 것으로는 고부하 저항형 SRAM을 들 수 있다.

비록, 본 발명이 실시예들을 통하여 상세하게 설명되었지만 본 발명은 그 실시예들에만 한정되는 것이 아니며, 본 발명의 범위, 사상은 본 명세서의 후미에 첨부된 청구 범위에 의해서만 결정된다는 것이 명백히 이해될 것이다.

Claims

주표면을 갖는 제1도전형의 반도체기판(1)과, 상기 반도체기판(1)의 상기 주표면 위에 형성되는 제2도전형의 반도체영역(3)과, 상기 반도체영역(3)의 윗쪽에 형성되는 도전층(51,8) 및, 상기 도전층(51,8)과 상기 반도체영역(3)사이에 위치되고 함께 적층되는 질화층(63a) 및 산화층(63b)으로 이루어지는 고저항층을 포함하되, 상기 질화층(63a) 및 상기 산화층(63b)은 상기 고저항층이 1×10¹³Ω내지 5×10¹³Ω의 전기저항을 갖도록 하기 위해 각각 선택되는 두께를 갖고, 상기 고저항층은 상기 반도체기판(1)에 접하여 형성되는 상기 질화층(63a)과, 상기 도전층(51,8)에 접하여 형성되는 상기 산화층(63b)으로된 이중층구조를 이루는 것을 특징으로 하는 다층저항층구조의 반도체장치.
주표면을 갖는 제1도전형의 반도체기판과, 상기 반도체기판의 상기 주표면위에 형성되는 제2도전형의 반도체영역과, 상기 반도체영역의 윗쪽에 형성되는 도전층 및, 상기 도전층 및 상기 반도체영역 사이에 위치되고 함께 퇴적되는 질화층 및 제1산화층으로 이루어지는 고저항층을 포함하되, 상기 질화층 및 상기 제1산화층은 상기 고정항층이 1×10¹³Ω 내지 5×10¹³Ω의 전기저항을 갖도록 하기 위해 각각 선택되는 두께를 갖고, 상기 고저항층은 부가적인 산화층을 포함하되, 상기 질화층이 상기 제1산화층과 상기 부가적인 산화층사이에 끼워진 샌드위치구조를 이루는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
주표면을 갖는 제1도전형의 반도체기판과, 상기 반도체기판의 상기 주표면위에 형성되는 제2도전형의 반도체영역과, 상기 반도체영역의 윗쪽에 형성되는 도전층 및, 상기 도전층 및 상기 반도체영역사이에 위치되고 함께 퇴적되는 질화층 및 산화층으로 이루어지는 고저항층을 포함하되, 상기 질화층 및 상기 산화층은 상기 고저항층이 1×10¹³Ω내지 5×10¹³Ω의 전기저항을 갖도록 하기 위해 각각 선택되는 두께를 갖고, 상기 반도체기판의 상기 주표면위의 상기 고저항층에는 전계효과소자의 일부를 이루는 상기 반도체영역을 포함하는 반도체소자가 연결되는 것을 특징으로하는 다층저항층 구조의 반도체장치.
제3항에 있어서, 상기 전계효과소자는 절연게이트전극과, 상기 절연게이트아래 상호공간을 두고 떨어져 구성되고 상기 반도체영역에 의해 형성되는 제1전극 및 제2전극을 갖는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제4항에 있어서, 상기 고저항층 및 상기 전계효과소자는 플립플롭형태의 데이타 저장수단을 구성하는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제5항에 있어서, 정적 임의 접근 기억장치(SRAM)를 부가적으로 포함하는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
주표면을 갖는 제1도전형을 반도체기판과, 상기 제1도전층의 반도체기판의 상기 주표면위에 상호 교차되는 복수의 워드선 및 복수의 비트선쌍과, 상기 복수의 워드선 및 상기 복수의 비트선쌍이 교차되어 만나는 복수의 교차점에 각각 형성되는 복수의 메모리셀을 포함하되, 상기 복수의 메모리셀 각각은 상기 제1도전형의 반도체기판위에 형성되고 상호 교차접속되는 게이트전극들 및 드레인영역들을 갖되 상기 드레인영역들은 부하저항기를 통하여 전압원단자에 각각 연결되어 플립플롭을 형성하는 한쌍의 전계효과 트랜지스터(T1,T2)와, 하나의 워드선에 의해 제어되어 상기 각각의 메모리셀을 한쌍의 비트선과 상호연결하는 한쌍의 액세스 트랜지스터를 포함하고, 상기 부하저항기는 자신의 합성저항이 1×10¹³Ω내지 5×10¹³Ω이내가 되도록 하기 위해 각각 선택되는 두께를 갖는 질화층 및 산화층으로 구성되는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
주표면을 갖는 제1도전형의 반도체기판과, 상기 반도체기판의 상기 주표면위에 형성되는 제2도전형의 반도체영역과, 상기 반도체영역의 윗쪽에 형성되는 도전층 및, 상기 도전층 및 상기 반도체영역사이에 위치되고 함께 퇴적되는 질화층 및 열산화층으로 이루어지는 고저항층을 포함하되, 상기 고저항층은 상기 열산화층보다 상기 반도체기판에 더 가까워지도록 하기 위해 먼저 형성되는 상기 질화층과, 이 질화층 위를 열산화시킴으로써 형성되고 상기 도전층에 인접하게 되는 상기 열산화층으로 구성되는 이중층 구조를 이루며, 상기 고저항 이중층구조는 5×10¹³Ω보다 작은 저항값을 갖도록 조절된 두께를 갖는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제8항에 있어서, 상기 고저항층은 부가적인 산화층을 포함하되, 상기 질화층이 상기 열산화층과 상기 부가적인 산화층사이에 끼워진 샌드위치구조를 이루는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제8항에 있어서, 상기 열산화층은 실리콘 산화물층인 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제8항에 있어서, 상기 질화층은 실리콘 질화물층인 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제8항에 있어서, 상기 도전층은 상기 고저항층위에 형성되는 폴리실리콘층으로 이루어지는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제8항에 있어서, 상기 반도체기판의 상기 주표면위의 상기 고저항층과 연결되는 반도체소자를 부가적으로 포함하는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제13항에 있어서, 상기 반도체소자는 상기 반도체영역을 포함하는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제14항에 있어서, 상기 반도체영역은 전계효과소자의 일부를 구성하는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제15항에 있어서, 상기 전계효과소자는 절연게이트전극과, 상기 절연게이트 아래 상호공간을 두고 떨어져 구성되고 상기 반도체영역에 의해 형성되는 제1전극 및 제2전극을 갖는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제16항에 있어서, 상기 고저항층 및 상기 전계효과소자는 플립플롭형태의 데이타 저장수단을 구성하는 것을 특징으로 하는 다층저항층 구조의 반도체장치.
제17항에 있어서, 정적 임의 접근 기억장치(SRAM)를 부가적으로 포함하는 것을 특징으로 하는 다층저항층 구조의 반도체장치.