JPS62195179A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS62195179A JPS62195179A JP3771086A JP3771086A JPS62195179A JP S62195179 A JPS62195179 A JP S62195179A JP 3771086 A JP3771086 A JP 3771086A JP 3771086 A JP3771086 A JP 3771086A JP S62195179 A JPS62195179 A JP S62195179A
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- Japan
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- Pending
Links
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は各電極がアイランド状に形成された電界効果
トランジスタ（以下Ｆ’ＢＴと称する）に係り、特にオ
ートテストの容易化のためのバンプ状厚メッキ層の形状
の改良を行なうためのＦＥＴチップパターンに関するも
のである。
トランジスタ（以下Ｆ’ＢＴと称する）に係り、特にオ
ートテストの容易化のためのバンプ状厚メッキ層の形状
の改良を行なうためのＦＥＴチップパターンに関するも
のである。
従来の砒化ガリウム（ＧａＡｓ）を用いたショットキ１
話壁ゲート構造ＧａＡｓ電界効果トランジスタチップを
例にとり説明を行う。
話壁ゲート構造ＧａＡｓ電界効果トランジスタチップを
例にとり説明を行う。
第２図ｆａｔ 〜＋＋１１は従来のＧａＡｓＦＥＴのチ
ップを示す平面図、断面図であり、図に示すように、半
絶縁性ＧａＡｓ基板＋１１上に形成されたＧａＡθ半導
体層（２）の表面にソース電極（３）およびドレイン電
極（４１とゲート電極（５）とが形成され、各電極の所
望の部分に厚メッキ電極（６）が各電極同一形状で縮小
かつ分割して形成されている。
ップを示す平面図、断面図であり、図に示すように、半
絶縁性ＧａＡｓ基板＋１１上に形成されたＧａＡθ半導
体層（２）の表面にソース電極（３）およびドレイン電
極（４１とゲート電極（５）とが形成され、各電極の所
望の部分に厚メッキ電極（６）が各電極同一形状で縮小
かつ分割して形成されている。
このようなＦＩＴチップに対し、図示しないＤＣ特性オ
ートテスタのプローバをソース電極（３）およびドレイ
ン電極（４）とゲート電極１６）の所望の部分に、同一
形状で、縮小分割して形成されている厚メッキ電極（６
）の−筒所に接触させて、ＤＣ特性を検査する。
ートテスタのプローバをソース電極（３）およびドレイ
ン電極（４）とゲート電極１６）の所望の部分に、同一
形状で、縮小分割して形成されている厚メッキ電極（６
）の−筒所に接触させて、ＤＣ特性を検査する。
従来のＦＦｔＴＦＥＴチップパターンのように構成され
ているので、オートテスタのプローバの接触によって、
ソース電極（３１，ドレイン電極（４１およびゲート電
極（５）上の厚メッキ電極（６）が変形し、その変形部
分のＦＦｔＴＦＥＴチップ表面呻によるクラックが生じ
る事等により、歩留りが低下するなどの問題点があった
。
ているので、オートテスタのプローバの接触によって、
ソース電極（３１，ドレイン電極（４１およびゲート電
極（５）上の厚メッキ電極（６）が変形し、その変形部
分のＦＦｔＴＦＥＴチップ表面呻によるクラックが生じ
る事等により、歩留りが低下するなどの問題点があった
。
この発明は、上記のような問題点を解消するためになさ
れたもので、ＤＣ特性テストにおいて、プローバの位置
ずれによる厚メッキ電極の接働部分の変形を防止できる
とともに、変形部分のＦＥＴチップ表面への接触による
クラックを防止できる電界効果トランジスタを得ること
を目的とする。
れたもので、ＤＣ特性テストにおいて、プローバの位置
ずれによる厚メッキ電極の接働部分の変形を防止できる
とともに、変形部分のＦＥＴチップ表面への接触による
クラックを防止できる電界効果トランジスタを得ること
を目的とする。
この発明に係る電界効果トランジスタは、各ドレイン、
ソースまたはゲート電極のパッド部上のバンプ状厚メッ
キ層の少なくとも一箇所の表面の広さを隣接する他のバ
ンプ状厚メッキ層よりも大きくしたものである。
ソースまたはゲート電極のパッド部上のバンプ状厚メッ
キ層の少なくとも一箇所の表面の広さを隣接する他のバ
ンプ状厚メッキ層よりも大きくしたものである。
この発明における電界効果トランジスタは、ドレイン、
ソースまたはゲート電極上の厚メッキ層の一箇所の面積
が大きくなることにより、厚メッキ電極に位置のずれた
プローバが接触した時の１ｒツメッキ電極の変形が防止
される。
ソースまたはゲート電極上の厚メッキ層の一箇所の面積
が大きくなることにより、厚メッキ電極に位置のずれた
プローバが接触した時の１ｒツメッキ電極の変形が防止
される。
以下、この発明の一実施例を第１図＋ａ、＋〜ｌｄｌに
ついて説明する。第１図（ａ、）は平面図、第１図（ｂ
＋〜ｌｄｌは断面図である。
ついて説明する。第１図（ａ、）は平面図、第１図（ｂ
＋〜ｌｄｌは断面図である。
図に示すように気相エピタキシャル成長法等で半絶縁性
ＧａＡｓ基板（１）上にチャネル層となるメサ型ＧａＡ
ｓ半導体層（２）を形成し、その表面に各電極が形成さ
れる。ソース電極（３）およびドレイン電極（４）は金
、ゲルマニウムなどの金属を用いて、オーミック接１１
１！ｌｌをなし、ゲート電極（６）はアルミニウム等に
よるショットキ障壁が形成され、その工程後、電界メッ
キ法等によシソ−スミ極（３１１ドレイン電極（４）お
よびゲート電極（６）のパッド部上に分割してバンプ状
の同じ形状の厚メッキ層（６）を形成する。この実施例
では、ソース電極（３）の両端とドレイン電極（４）お
よびゲート電極（６）の中央部へ特に広く厚メッキ層（
７）を形成しておく。
ＧａＡｓ基板（１）上にチャネル層となるメサ型ＧａＡ
ｓ半導体層（２）を形成し、その表面に各電極が形成さ
れる。ソース電極（３）およびドレイン電極（４）は金
、ゲルマニウムなどの金属を用いて、オーミック接１１
１！ｌｌをなし、ゲート電極（６）はアルミニウム等に
よるショットキ障壁が形成され、その工程後、電界メッ
キ法等によシソ−スミ極（３１１ドレイン電極（４）お
よびゲート電極（６）のパッド部上に分割してバンプ状
の同じ形状の厚メッキ層（６）を形成する。この実施例
では、ソース電極（３）の両端とドレイン電極（４）お
よびゲート電極（６）の中央部へ特に広く厚メッキ層（
７）を形成しておく。
このように厚メッキ層（１）を形成することにより、オ
ートテスタのプローバ接鋤部の面積が広がり、位置ずれ
したブローパの接触によるソース、ドレインおよびゲー
）？４極上の各厚メッキ電極の変形やその変形部分によ
るＦＥＴチップ表面への接触によるクラック等の問題が
解消され、歩留りの向上が図れる。
ートテスタのプローバ接鋤部の面積が広がり、位置ずれ
したブローパの接触によるソース、ドレインおよびゲー
）？４極上の各厚メッキ電極の変形やその変形部分によ
るＦＥＴチップ表面への接触によるクラック等の問題が
解消され、歩留りの向上が図れる。
以上のように、この発明によれば電界効果トランジスタ
のドレイン、ソースまたはゲート電極の厚メッキ層の少
なくとも一箇所の面積を隣接する他の厚メッキ層よりも
大きくすることにより、オートテスタのブローバの接触
による各厚メッキ電極の変形やクラックが防止でき、こ
れにより歩留りの改善が図れる効果がある。
のドレイン、ソースまたはゲート電極の厚メッキ層の少
なくとも一箇所の面積を隣接する他の厚メッキ層よりも
大きくすることにより、オートテスタのブローバの接触
による各厚メッキ電極の変形やクラックが防止でき、こ
れにより歩留りの改善が図れる効果がある。
第１図（８Ｌ１〜＋＋１１はこの発明の一実施例の平面
図および断面図、第２図ｔａｌ 〜ｔｄｌは従来のＧａ
Ａｅ ＦＩＴチップの平面図および断面図である。 図において、（１）は半絶縁性ＧａＡｓ基板、（２）は
メサ型ＧａＡｓ半導体層、（３）はソース電極、１４１
はドレイン電極、１５）はゲート電極、（６）は厚メッ
キ層、（７）は面積を拡げた厚メッキ層である。なお、
各図中の同一符号は同一または相当部分を示す。
図および断面図、第２図ｔａｌ 〜ｔｄｌは従来のＧａ
Ａｅ ＦＩＴチップの平面図および断面図である。 図において、（１）は半絶縁性ＧａＡｓ基板、（２）は
メサ型ＧａＡｓ半導体層、（３）はソース電極、１４１
はドレイン電極、１５）はゲート電極、（６）は厚メッ
キ層、（７）は面積を拡げた厚メッキ層である。なお、
各図中の同一符号は同一または相当部分を示す。
Claims (1)
- ソース電極、ドレイン電極およびゲート電極のパッド部
の所望の位置にアイランド状に形成された複数のバンプ
状の厚メッキ層を有するものにおいて、前記ソース電極
、ドレイン電極またはゲート電極のパッド部上のバンプ
状厚メッキ層の少なくとも１つが他の隣接するバンプ状
厚メッキ層よりもその表面が広いことを特徴とする電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3771086A JPS62195179A (ja) | 1986-02-21 | 1986-02-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3771086A JPS62195179A (ja) | 1986-02-21 | 1986-02-21 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62195179A true JPS62195179A (ja) | 1987-08-27 |
Family
ID=12505076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3771086A Pending JPS62195179A (ja) | 1986-02-21 | 1986-02-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62195179A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093706A (en) * | 1988-07-19 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having multiple layer resistance layer structure and manufacturing method therefor |
-
1986
- 1986-02-21 JP JP3771086A patent/JPS62195179A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093706A (en) * | 1988-07-19 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having multiple layer resistance layer structure and manufacturing method therefor |
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