JPS5987820A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000005496 eutectics Effects 0.000 claims abstract description 11
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 230000001681 protective effect Effects 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 14
- 239000013078 crystal Substances 0.000 claims description 4
- WGPCGCOKHWGKJJ-UHFFFAOYSA-N sulfanylidenezinc Chemical compound [Zn]=S WGPCGCOKHWGKJJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052984 zinc sulfide Inorganic materials 0.000 claims description 4
- 239000006023 eutectic alloy Substances 0.000 claims description 2
- 238000002161 passivation Methods 0.000 abstract description 17
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 11
- 239000002344 surface layer Substances 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 3
- 229910052732 germanium Inorganic materials 0.000 abstract description 2
- 239000000463 material Substances 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 229910052737 gold Inorganic materials 0.000 abstract 1
- 229910052759 nickel Inorganic materials 0.000 abstract 1
- 239000002994 raw material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 19
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 10
- 238000005275 alloying Methods 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にＧａＡｓのような閃亜鉛鉱型
結晶構造を有する半導体基体を用いた半導体装置の製造
方法に関する。
結晶構造を有する半導体基体を用いた半導体装置の製造
方法に関する。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、ＧａＡｓ（砒化ガリウム）シ
ョットキ障壁ゲート電界効果トランジスタ（ＧａＡｓ−
８ＢＧ、ＦＥＴ ）が一般に知られている。本願発明者
にあっては、以前に以下のような構造のＧａＡｓ−８Ｂ
ＧＦＥＴを提案している。
ロ波トランジスタとして、ＧａＡｓ（砒化ガリウム）シ
ョットキ障壁ゲート電界効果トランジスタ（ＧａＡｓ−
８ＢＧ、ＦＥＴ ）が一般に知られている。本願発明者
にあっては、以前に以下のような構造のＧａＡｓ−８Ｂ
ＧＦＥＴを提案している。
ＧａＡｓ−８ＢＧＦＥＴ素子はｎ導電型の能動領域表面
（主面）にソース、ドレインとなるオーミック接触電極
を設けるとともに、その中間にゲートとなるショットキ
接合電極を１つあるいは２つ設けて、それぞれシングル
ゲート構造あるいはデュアルゲート構造を構成した構造
となっている。また、前記ソース・ドレイン電極はその
製造において、ｎ型ＧａＡＳエピタキシャル層上にＡｕ
Ｇｅ、Ｎｉ＋Ａｕを順次積層形成した後、アロイ処理を
行ってＧａＡｓエピタキシャル層とのオーミック性接触
を図ることによって形成される。また、ソース・ドレイ
ン・ゲート電極のワイヤを接続するボンディング領域（
ポンディングパッド）を除く素子主面はＳ ｉ ０２
＋ Ａ１３ｔ Ｏｓ ｒ Ｓ ｉｓ Ｎ４ ＋ポリイミ
ド樹脂等からなるパッシベーション膜で被われている。
（主面）にソース、ドレインとなるオーミック接触電極
を設けるとともに、その中間にゲートとなるショットキ
接合電極を１つあるいは２つ設けて、それぞれシングル
ゲート構造あるいはデュアルゲート構造を構成した構造
となっている。また、前記ソース・ドレイン電極はその
製造において、ｎ型ＧａＡＳエピタキシャル層上にＡｕ
Ｇｅ、Ｎｉ＋Ａｕを順次積層形成した後、アロイ処理を
行ってＧａＡｓエピタキシャル層とのオーミック性接触
を図ることによって形成される。また、ソース・ドレイ
ン・ゲート電極のワイヤを接続するボンディング領域（
ポンディングパッド）を除く素子主面はＳ ｉ ０２
＋ Ａ１３ｔ Ｏｓ ｒ Ｓ ｉｓ Ｎ４ ＋ポリイミ
ド樹脂等からなるパッシベーション膜で被われている。
しかし、このような構造のＧａＡｓ−８ＢＧＦＥＴ素子
は、ワイヤボンディング時のワイヤ接続性（ポンダビリ
ティ）が悪い等の問題が生じた。
は、ワイヤボンディング時のワイヤ接続性（ポンダビリ
ティ）が悪い等の問題が生じた。
本発明者がこれらの点について検討した結果、つぎのよ
うなことがわかった。
うなことがわかった。
すなわち、ＡｕＧｅ蒸着層はＡｕＧｅのアロイ処理（３
５０〜４００Ｃで数分の処理）時にＡｕＧｅの共晶化（
共晶温度３５６Ｃ）が各部で始まるが。
５０〜４００Ｃで数分の処理）時にＡｕＧｅの共晶化（
共晶温度３５６Ｃ）が各部で始まるが。
これらの共晶部でＡｕＧｅが部分的に半球状化して凹凸
ができる現象（ポールアップ）が進み易く電極面が凹凸
になり易く、ワイヤのボンダビリティが悪くなる。さら
に、基体と電極とのオーミックコンタクトをとるための
アロイ処理時にＧ ｅ ＋ Ｇ ａなどが電極表面にも
拡散してしまうことによってもワイヤのボンダビリティ
が悪くなってしまう。
ができる現象（ポールアップ）が進み易く電極面が凹凸
になり易く、ワイヤのボンダビリティが悪くなる。さら
に、基体と電極とのオーミックコンタクトをとるための
アロイ処理時にＧ ｅ ＋ Ｇ ａなどが電極表面にも
拡散してしまうことによってもワイヤのボンダビリティ
が悪くなってしまう。
さらに電極構成成分は、基体中にも合金進行して瞬接す
るゲートとの間でショート不良、耐圧不良をおこすこと
がある。
るゲートとの間でショート不良、耐圧不良をおこすこと
がある。
そして、これら前記各現象はパッシベーション膜の形成
時の熱処理によっても生じることが本願発明者の実験等
によって判明した。すなわち、パッシベーション膜とし
ては、３５０Ｃ，９０分キュアのポリイミド樹脂、ある
いは４１０Ｃ，２０〜４０分処理のＣＶＤ（気相化学堆
積）−ＰＳＧ（リンシリケートガラス）等が使用されて
いる。
時の熱処理によっても生じることが本願発明者の実験等
によって判明した。すなわち、パッシベーション膜とし
ては、３５０Ｃ，９０分キュアのポリイミド樹脂、ある
いは４１０Ｃ，２０〜４０分処理のＣＶＤ（気相化学堆
積）−ＰＳＧ（リンシリケートガラス）等が使用されて
いる。
これら各パッシベーション膜はその形成時いずれもＡｕ
Ｇｅ共晶温度前後の高い温度下で形成される。
Ｇｅ共晶温度前後の高い温度下で形成される。
の熱処理によっても、Ａｕ、’Ｇｅ＋Ｇａ等が再び拡散
して、電極組成に変化をきたすことになる。そこで、前
記オーミック性電極形成後のパッシベーション膜の形成
温度をＡｕＧｅの共晶温度（約３５６Ｃ）よシも低い３
００Ｃ以下の温度にすると、前記ポールアップ現象、ボ
ンダビリティの悪化現象が緩和できるこ七を１本発明者
は繰返して行なった実験の結果発見した。
して、電極組成に変化をきたすことになる。そこで、前
記オーミック性電極形成後のパッシベーション膜の形成
温度をＡｕＧｅの共晶温度（約３５６Ｃ）よシも低い３
００Ｃ以下の温度にすると、前記ポールアップ現象、ボ
ンダビリティの悪化現象が緩和できるこ七を１本発明者
は繰返して行なった実験の結果発見した。
したがりて、本発明の目的はパッシベーション形成によ
りて特性劣化、ワイヤのボンダビリティ低下が起きない
ＧａＡａ−８ＢＧＦＥＴ素子の製造方法を提供すること
にある。
りて特性劣化、ワイヤのボンダビリティ低下が起きない
ＧａＡａ−８ＢＧＦＥＴ素子の製造方法を提供すること
にある。
このような目的を達成するために本発明に、閃亜鉛鉱壓
牛導体結晶基体の主面に共晶合金電極を形成してなる半
導体装置の製造方法において、前記電極形成後の保護膜
生成工程における保護膜生成温度は前記電極の共晶温度
よシも低い温度としてなるものであって、以下実施例に
よｐ本発明を説明する。
牛導体結晶基体の主面に共晶合金電極を形成してなる半
導体装置の製造方法において、前記電極形成後の保護膜
生成工程における保護膜生成温度は前記電極の共晶温度
よシも低い温度としてなるものであって、以下実施例に
よｐ本発明を説明する。
第１図は本発明の一実施例によるＧａＡｓ−８ＢＧＦＥ
Ｔ素子の要部を示す平面図、第２図は第１図のＩＩ−Ｉ
線に沿う断面図、第３図（ａＪ〜（ｃｌは素子の製造方
法を示す各工程での断面図である。
Ｔ素子の要部を示す平面図、第２図は第１図のＩＩ−Ｉ
線に沿う断面図、第３図（ａＪ〜（ｃｌは素子の製造方
法を示す各工程での断面図である。
この実施例の素子は、ソース電極（Ｓ）とドレイン電極
０との間に２本のゲート電極＜Ｇ１ 、Ｇ２ ）を設
けた、いわゆるデ瓢アルゲート構造となっている。なお
、第１図は素子の表面を被うバッジベージコン膜は省略
しておる。
０との間に２本のゲート電極＜Ｇ１ 、Ｇ２ ）を設
けた、いわゆるデ瓢アルゲート構造となっている。なお
、第１図は素子の表面を被うバッジベージコン膜は省略
しておる。
この素子は、Ｃｒを拡散させて絶縁体となったＧａＡｓ
基板１の主面にメサエッチングによって形成されたメサ
構造のｎ型エピタキシャル層２を有している。ＧａＡｓ
基板１は厚さが３５０〜４００μｍ程度の厚さとなシ、
能動層となるｎ型エピタキシャル層２は０，３μｍと極
めて薄くなっている。
基板１の主面にメサエッチングによって形成されたメサ
構造のｎ型エピタキシャル層２を有している。ＧａＡｓ
基板１は厚さが３５０〜４００μｍ程度の厚さとなシ、
能動層となるｎ型エピタキシャル層２は０，３μｍと極
めて薄くなっている。
ｎ型エピタキシャル層２の主面中央には１μｍ〜１．５
μｍのゲート長さを有する２本のゲート電極が平行（間
隔１μｍ）に配設されている。２本のゲート電極はそれ
ぞれ第１ゲート電極（Ｇ１ ）３、第２ゲート電極（Ｇ
２）４を形作りている。
μｍのゲート長さを有する２本のゲート電極が平行（間
隔１μｍ）に配設されている。２本のゲート電極はそれ
ぞれ第１ゲート電極（Ｇ１ ）３、第２ゲート電極（Ｇ
２）４を形作りている。
また、２本のゲート電極を挾ん上側々にソース電極ａ）
）６が配設されている。
）６が配設されている。
第１．第２ゲート電極３．４は厚さ６０００＾程度のア
ルミニウムによって形成され、ショットキ障壁接合とな
っている。また、ソース・ドレイン電極５．６は最下層
の１２００＾の坪さＱＡｕＧｅ層。
ルミニウムによって形成され、ショットキ障壁接合とな
っている。また、ソース・ドレイン電極５．６は最下層
の１２００＾の坪さＱＡｕＧｅ層。
中層の厚さ３００＾のＮｉ層、上層の厚さ１３００＾の
Ａｕ層からなる多層構造となるとともに、電極形成後の
４００Ｃ，５分のアロイ処理によってｎ型エピタキシャ
ル層２とのオーミック性接合化が図られている。
Ａｕ層からなる多層構造となるとともに、電極形成後の
４００Ｃ，５分のアロイ処理によってｎ型エピタキシャ
ル層２とのオーミック性接合化が図られている。
他方、第１ゲート電極３および第２ゲート電極４の一端
はｎ型エピタキシャル層２から外れてＧａＡｓ基板１上
に延在し、その先端に幅広のポンディングパッド７を形
作っている。また、素子の主面は絶縁膜（パッシベーシ
ョン膜）８で被われている。この際、第１図の二点鎖線
枠で取シ囲まれるゲート、ドレイン、ソース用の各ポン
ディングパッド７は前記パッシベーション膜８では被わ
れない。そして、この素子を用いてＧａＡｓ−５ＢＧＦ
ＥＴ（装置）を組み立てる際には、前記ポンディングパ
ッド７にワイヤが接続される。
はｎ型エピタキシャル層２から外れてＧａＡｓ基板１上
に延在し、その先端に幅広のポンディングパッド７を形
作っている。また、素子の主面は絶縁膜（パッシベーシ
ョン膜）８で被われている。この際、第１図の二点鎖線
枠で取シ囲まれるゲート、ドレイン、ソース用の各ポン
ディングパッド７は前記パッシベーション膜８では被わ
れない。そして、この素子を用いてＧａＡｓ−５ＢＧＦ
ＥＴ（装置）を組み立てる際には、前記ポンディングパ
ッド７にワイヤが接続される。
ここで、このような素子の製造方法について、第３図（
ａ）〜（ｃ）を参照しながら簡単に説明する。まず、３
５０〜４００μｍの厚さのＧａＡｓ基板１を用意した後
、その主面に０．３μｍのｎ型エピタキシャル層２を形
成し、かつ常用のホトエツチングによってメサエッチを
施こし、ｎ型エピタキシャル層２のメサ構造化を図る。
ａ）〜（ｃ）を参照しながら簡単に説明する。まず、３
５０〜４００μｍの厚さのＧａＡｓ基板１を用意した後
、その主面に０．３μｍのｎ型エピタキシャル層２を形
成し、かつ常用のホトエツチングによってメサエッチを
施こし、ｎ型エピタキシャル層２のメサ構造化を図る。
つぎに、同図（ｂ）に示すように、能動層となるｎ型エ
ピタキシャル層２上に常用の蒸着技術によってＡｕＧｅ
／ Ｎ ｉ ／ Ａｕからなるソース電極５．ドレイ
ン電極６を前述のパターン通シに形成し、オーミックを
得るだめにアロイ処理（４００Ｃ，５分）を行なう。
ピタキシャル層２上に常用の蒸着技術によってＡｕＧｅ
／ Ｎ ｉ ／ Ａｕからなるソース電極５．ドレイ
ン電極６を前述のパターン通シに形成し、オーミックを
得るだめにアロイ処理（４００Ｃ，５分）を行なう。
つぎに、常用の部分蒸着技術によって前述のパターン通
シにｎ型エピタキシャル層２およ囲ａＡｓ基板１上に亘
ってアルミニウムを取シ付けて、同図（ｃ）で示すよう
に、ショットキ障壁接合の第１・第２ゲート電極３．４
を形成する。
シにｎ型エピタキシャル層２およ囲ａＡｓ基板１上に亘
ってアルミニウムを取シ付けて、同図（ｃ）で示すよう
に、ショットキ障壁接合の第１・第２ゲート電極３．４
を形成する。
つぎに、ポンディングパッド７を除く素子の主面全域を
パッシベーション膜８で被い素子を製造する。このパッ
シベーション膜８は常用の各種膜形成方法で適宜な物質
で形成するが、処理温度はＡｕＧｅの共晶温度３５６Ｃ
よすも低い温度で行ない、ＡｕＧｅ／Ｎｉ／Ａｕ から
なるソース［株］ドレイン電極５１６のボールアップ現
象、 Ｇａ 、 Ｇｅ （７）表層部への浮き上が多
現象、ＧａＡｓ基板表層部でのアロイ進行化が起きにく
くする。
パッシベーション膜８で被い素子を製造する。このパッ
シベーション膜８は常用の各種膜形成方法で適宜な物質
で形成するが、処理温度はＡｕＧｅの共晶温度３５６Ｃ
よすも低い温度で行ない、ＡｕＧｅ／Ｎｉ／Ａｕ から
なるソース［株］ドレイン電極５１６のボールアップ現
象、 Ｇａ 、 Ｇｅ （７）表層部への浮き上が多
現象、ＧａＡｓ基板表層部でのアロイ進行化が起きにく
くする。
ここで、各種パッシベーション膜（保護膜）の形成例を
表に示す・ 表 このような素子の製造方法によれば、パッシベーション
膜の製造時にソースΦドレイン電極５゜６は３０００以
下とＡｕＧｅの共晶温度よシも充分低い温度にしか晒さ
れない。このため、ソース・ドレイン電極５．６の素材
であるＡ ｕ Ｇ ｅ ＋ Ｎ １１ Ａ ｕおよびＧ
ａＡｓの相互拡散によるＧａ＋Ｇｅの表層部の浮き上が
９およびポールアップによる電極面の凹凸化は大幅に緩
和される。このため、ワイヤボンディング時にワイヤが
確実かつ強固に接合されることになシ、ボンダビリティ
が向上する。
表に示す・ 表 このような素子の製造方法によれば、パッシベーション
膜の製造時にソースΦドレイン電極５゜６は３０００以
下とＡｕＧｅの共晶温度よシも充分低い温度にしか晒さ
れない。このため、ソース・ドレイン電極５．６の素材
であるＡ ｕ Ｇ ｅ ＋ Ｎ １１ Ａ ｕおよびＧ
ａＡｓの相互拡散によるＧａ＋Ｇｅの表層部の浮き上が
９およびポールアップによる電極面の凹凸化は大幅に緩
和される。このため、ワイヤボンディング時にワイヤが
確実かつ強固に接合されることになシ、ボンダビリティ
が向上する。
また、パッシベーション膜形成時の温度が低いことから
、ｎ型エピタキシャル層表層部での電極成分の基体中へ
のアロイ進行もほとんど起きず、耐圧が低くなるような
こともなくなる。
、ｎ型エピタキシャル層表層部での電極成分の基体中へ
のアロイ進行もほとんど起きず、耐圧が低くなるような
こともなくなる。
なお５本発明は前記実施例に限定されない。また１本発
明は５ＢＧＦＥＴ以外の閃亜鉛鉱型中導体結晶基体（例
えばＧａＰ）を用いた半導体装置にも適用でき、前記実
施例と同様な効果を得ることができる。
明は５ＢＧＦＥＴ以外の閃亜鉛鉱型中導体結晶基体（例
えばＧａＰ）を用いた半導体装置にも適用でき、前記実
施例と同様な効果を得ることができる。
第１図は本発明の一実施例にょるＧａＡｓ −Ｓ ＢＧ
ＦＥＴ素子の要部を示す平面図、 第２図は第１図のＨ−■線に沿う断面図、第３図（ａ）
〜（ｃ）は本発明の素子の製造方法を示す断面図である
。 １・・・ＧａＡｓ基板、２・・・ｎ型エピタキシャル層
、３・・・第１ゲート電極、４・・・第２ゲート電極、
５・・・ソース電極、６・・・ドレイン電極、７・・・
ボンデインクハツト、８・・・パッシベーション膜。 ゛−二′１．’ｚ、、４−ｒ 第 １ 図 第 ２ 図 第 ３ 図
ＦＥＴ素子の要部を示す平面図、 第２図は第１図のＨ−■線に沿う断面図、第３図（ａ）
〜（ｃ）は本発明の素子の製造方法を示す断面図である
。 １・・・ＧａＡｓ基板、２・・・ｎ型エピタキシャル層
、３・・・第１ゲート電極、４・・・第２ゲート電極、
５・・・ソース電極、６・・・ドレイン電極、７・・・
ボンデインクハツト、８・・・パッシベーション膜。 ゛−二′１．’ｚ、、４−ｒ 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- １、閃亜鉛鉱型半導体結晶基体の主面に共晶合金電極を
形成してなる半導体装置の製造方法において、前記電極
形成後の保護膜生成温度における保護膜生成温度は前記
電極の共晶温度よシも低い温度としたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19752782A JPS5987820A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19752782A JPS5987820A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987820A true JPS5987820A (ja) | 1984-05-21 |
Family
ID=16375946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19752782A Pending JPS5987820A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987820A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110289A (ja) * | 1974-02-06 | 1975-08-30 |
-
1982
- 1982-11-12 JP JP19752782A patent/JPS5987820A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110289A (ja) * | 1974-02-06 | 1975-08-30 |
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