JPS6298674A - 砒化ガリウム半導体装置 - Google Patents
砒化ガリウム半導体装置Info
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- JPS6298674A JPS6298674A JP23736385A JP23736385A JPS6298674A JP S6298674 A JPS6298674 A JP S6298674A JP 23736385 A JP23736385 A JP 23736385A JP 23736385 A JP23736385 A JP 23736385A JP S6298674 A JPS6298674 A JP S6298674A
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- Japan
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- electrode
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
C技術分野〕
本発明は砒化ガリウム半導体装置、特に半絶縁性のGa
As基板の主面に設けられるダイオードであって、たと
えば、G a A sデュアルゲ−1−MES −FE
Tの第1ゲート電極および第2ゲート電極とソース電極
との間にそれぞれ設けられる保護ダイオードに関する。
As基板の主面に設けられるダイオードであって、たと
えば、G a A sデュアルゲ−1−MES −FE
Tの第1ゲート電極および第2ゲート電極とソース電極
との間にそれぞれ設けられる保護ダイオードに関する。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
(単にGaAs−MES・FETとも称する。)が広く
知られている。また、ゲート破壊を防止するGaAs
−MES −FETとして、デュアルゲートの第1ゲー
トおよび第2ゲートとソース間にそれぞれ保護ダイオー
ドを組み込んだ構造が知られている。たとえば、電気通
信学会発行「電気通信学会技術研究報告ED82−12
4JVo旦82、P69〜P74に記載されているよう
に、保護ダイオードをモノリシックに組み込んだ量産性
の高い構造のGaAs−MES−FETが知られている
。
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
(単にGaAs−MES・FETとも称する。)が広く
知られている。また、ゲート破壊を防止するGaAs
−MES −FETとして、デュアルゲートの第1ゲー
トおよび第2ゲートとソース間にそれぞれ保護ダイオー
ドを組み込んだ構造が知られている。たとえば、電気通
信学会発行「電気通信学会技術研究報告ED82−12
4JVo旦82、P69〜P74に記載されているよう
に、保護ダイオードをモノリシックに組み込んだ量産性
の高い構造のGaAs−MES−FETが知られている
。
ところで、この種のGaAsデュアルゲートMES −
FETにおける保護ダイオードは、半絶縁性のGaAs
基板の主面に設けられたn十形層とn形層とによるpn
接合である。このため、電極はn十形層およびn形層に
それぞれオーミックとなる材料が用いられている。従来
から、GaAsデバイスはモビリティの点からn形層が
使用されているため、前記n形層に対するオーミック電
極形成技術は確立しかつ歩留りも安定している。
FETにおける保護ダイオードは、半絶縁性のGaAs
基板の主面に設けられたn十形層とn形層とによるpn
接合である。このため、電極はn十形層およびn形層に
それぞれオーミックとなる材料が用いられている。従来
から、GaAsデバイスはモビリティの点からn形層が
使用されているため、前記n形層に対するオーミック電
極形成技術は確立しかつ歩留りも安定している。
このようなことから、p形層に対するオーミック電極形
成技術は必ずしも確立された技術とは言えない。すなわ
ち、n十形層とのオーミック性をとるためには、n形層
のオーミック電極形成の場合と同様に、p形層用の電極
はアクセプタとなるIn、Zn、Be等をAuやAgと
合金化する必要がある。
成技術は必ずしも確立された技術とは言えない。すなわ
ち、n十形層とのオーミック性をとるためには、n形層
のオーミック電極形成の場合と同様に、p形層用の電極
はアクセプタとなるIn、Zn、Be等をAuやAgと
合金化する必要がある。
しかし、これらの合金であるAu−Zn、Au−+3e
、Ag−I n、Ag−In−Znは、GaAsとの接
着性が悪く、電極形成の再現性が低いということが本発
明者によってあきらかとされた。
、Ag−I n、Ag−In−Znは、GaAsとの接
着性が悪く、電極形成の再現性が低いということが本発
明者によってあきらかとされた。
本発明の目的は砒化ガリウム半導体層に設けられる保護
ダイオードの歩留り向上が達成できる砒化ガリウム半導
体装置を提供することにある。
ダイオードの歩留り向上が達成できる砒化ガリウム半導
体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明の保護ダイオード付GaAsデュアル
ゲートMES −FETにあっては、第1・第2ゲート
とソース間に設けられる保護ダイオードは、半絶縁性の
GaAs基板の主面にn十形層、n形層、n十形層、n
形層、n十形層と連なるバックトウバック形に組み込ま
れたダイオードであるとともに、n十形層には電極を設
けることなく、オーミック電極形成技術が確立した前記
両n十形層にそれぞれオーミック電極が設けられた構造
となっているため、電極形成の再現性が高くなり、歩留
り安定性が向上する。
ゲートMES −FETにあっては、第1・第2ゲート
とソース間に設けられる保護ダイオードは、半絶縁性の
GaAs基板の主面にn十形層、n形層、n十形層、n
形層、n十形層と連なるバックトウバック形に組み込ま
れたダイオードであるとともに、n十形層には電極を設
けることなく、オーミック電極形成技術が確立した前記
両n十形層にそれぞれオーミック電極が設けられた構造
となっているため、電極形成の再現性が高くなり、歩留
り安定性が向上する。
第1図は本発明の一実施例によるUHF帯用GaAsデ
ュアルゲートMES −FETの第1ゲートおよび第2
ゲートとソース電極間にそれぞれ接続される保護ダイオ
ードを示す拡大断面図、第2図は同じ(QaAsデュア
ルゲートMES −FETの模式的平面図、第3図は同
じ(GaAsデュアルゲートMES −FETの等両回
略図である。
ュアルゲートMES −FETの第1ゲートおよび第2
ゲートとソース電極間にそれぞれ接続される保護ダイオ
ードを示す拡大断面図、第2図は同じ(QaAsデュア
ルゲートMES −FETの模式的平面図、第3図は同
じ(GaAsデュアルゲートMES −FETの等両回
略図である。
この実施例の保護ダイオードを有するGaAs・MES
−FETのチップは、第2図に示すような構造となっ
ている。すなわち、チップは矩形となるとともに、ソー
ス、ドレイン、ゲート等の電極パターンは第2図の平面
図で示されるようになっている。すなわち、チップの右
上部の隅にはドレイン電極(D)■のワイヤポンディン
グパッド2が設けられるとともに、右下部の隅にはソー
ス電極(S)3のワイヤポンディングパッド4が設けら
れている。また、左下部には第1ゲート電極(G+ )
5のワイヤポンディングパッド6が設けられるとともに
、左上部には第2ゲート電極(G2)7のポンディング
パッド8が設けられている。
−FETのチップは、第2図に示すような構造となっ
ている。すなわち、チップは矩形となるとともに、ソー
ス、ドレイン、ゲート等の電極パターンは第2図の平面
図で示されるようになっている。すなわち、チップの右
上部の隅にはドレイン電極(D)■のワイヤポンディン
グパッド2が設けられるとともに、右下部の隅にはソー
ス電極(S)3のワイヤポンディングパッド4が設けら
れている。また、左下部には第1ゲート電極(G+ )
5のワイヤポンディングパッド6が設けられるとともに
、左上部には第2ゲート電極(G2)7のポンディング
パッド8が設けられている。
また、前記第1ゲート電極5および第2ゲート電極7か
らそれぞれ細くかつ長く延在するゲート9が、前記ドレ
イン電極lおよびソース電極3の間に屈曲して延在し、
デュアルゲートMES−FETを構成している。このゲ
ート9が延在するチップを構成する半絶縁性のGaAs
基板1oの主面部分は、不純物のイオン注入によってn
型層となり、チャネル層となっている。また、第2図に
おいて、破線で取り囲まれる領域は不純物のイオン注入
によってn十型層11.11’となっている。
らそれぞれ細くかつ長く延在するゲート9が、前記ドレ
イン電極lおよびソース電極3の間に屈曲して延在し、
デュアルゲートMES−FETを構成している。このゲ
ート9が延在するチップを構成する半絶縁性のGaAs
基板1oの主面部分は、不純物のイオン注入によってn
型層となり、チャネル層となっている。また、第2図に
おいて、破線で取り囲まれる領域は不純物のイオン注入
によってn十型層11.11’となっている。
また、チップの右下隅のソース電極3がらチップの下縁
および左辺に沿うように細い舌片12が延在している。
および左辺に沿うように細い舌片12が延在している。
この舌片12と第1ゲート電極5および第2ゲート電極
7との間には、第3図のGaAsデュアルゲートMES
−FETの等偏口路に示されるように、それぞれバン
クトウバック形に保護ダイオード13が組み込まれてい
る。第1ゲート電極5および第2ゲート電極7に接続さ
れる保護ダイオード13は、第1図に示されるように(
第2図■−ビ断面)、いずれも同様な構造となっている
。
7との間には、第3図のGaAsデュアルゲートMES
−FETの等偏口路に示されるように、それぞれバン
クトウバック形に保護ダイオード13が組み込まれてい
る。第1ゲート電極5および第2ゲート電極7に接続さ
れる保護ダイオード13は、第1図に示されるように(
第2図■−ビ断面)、いずれも同様な構造となっている
。
保護ダイオード13は半絶縁性のGaAs基板10の表
層部に連なって設けられたn十形層14(11,11’
)、n形層15.p十形層16゜n形N17.n+形層
18とによって構成されている。これらの各層は、たと
えば、イオンインプランテーション(イオン注入)によ
って形成される。すなわち、GaAs基板10の主面に
は、イオン注入によってSiが2箇所に亘って注入され
るとともに、この一対のSi注大層の相互に遠くなる領
域に再度Siが注入される。また、その後アニール処理
が施され、n十形層14.n形層15、 n形層17
.n十形層上8が形成される。また、前記n形層15と
n形層17との間のGaAs基板10部分には、イオン
注入によってZnが注入される。この注入層はアニール
処理によって広がり、両端を前記n形層15とn形層1
7にそれぞれ接触させるp十形層16となる。
層部に連なって設けられたn十形層14(11,11’
)、n形層15.p十形層16゜n形N17.n+形層
18とによって構成されている。これらの各層は、たと
えば、イオンインプランテーション(イオン注入)によ
って形成される。すなわち、GaAs基板10の主面に
は、イオン注入によってSiが2箇所に亘って注入され
るとともに、この一対のSi注大層の相互に遠くなる領
域に再度Siが注入される。また、その後アニール処理
が施され、n十形層14.n形層15、 n形層17
.n十形層上8が形成される。また、前記n形層15と
n形層17との間のGaAs基板10部分には、イオン
注入によってZnが注入される。この注入層はアニール
処理によって広がり、両端を前記n形層15とn形層1
7にそれぞれ接触させるp十形層16となる。
この結果、これらn十形層14.n形層15゜p十形j
iJ16.n形層17.n十形層上8によって、バック
トウバック形に保護ダイオード13が形成される。19
(S)はソース電極の延在部で、19(Gl、G2)は
、各ゲート電極(G、、G2)に連なる。また、前記n
十形層14およびn+形層18の表面には、オーミック
性が良好となる材料、たとえば、A u G e /
N i / A uからなる材料によって電極(オーミ
ック電極)19が形成される。このA u G e /
N i / A uの電極19は、GaAsに対して
オーミック性が良いとともに、接着性もよく剥がれず、
かつまたその形成技術も確立している。なお、第1図に
おける20は1色本(膜である。
iJ16.n形層17.n十形層上8によって、バック
トウバック形に保護ダイオード13が形成される。19
(S)はソース電極の延在部で、19(Gl、G2)は
、各ゲート電極(G、、G2)に連なる。また、前記n
十形層14およびn+形層18の表面には、オーミック
性が良好となる材料、たとえば、A u G e /
N i / A uからなる材料によって電極(オーミ
ック電極)19が形成される。このA u G e /
N i / A uの電極19は、GaAsに対して
オーミック性が良いとともに、接着性もよく剥がれず、
かつまたその形成技術も確立している。なお、第1図に
おける20は1色本(膜である。
このような保護ダイオード付デュアルゲートMES−F
ETにあっては、保護ダイオード13はnpn形のバン
クトウバック状態で第1ゲート電極5および第2ゲート
電極7とソース電極3間に設けられるが、このハックト
ウバンク形を採用することによって、引き出し電極19
はオーミック性がとり難いp十形層に設けられることな
く、オーミック性が良好でかつその形成技術が確立され
ているn十形層に設けられている。このため、電極19
の信頼度が高くなるとともに、再現性良く電極19が製
造できるため歩留りが安定する。
ETにあっては、保護ダイオード13はnpn形のバン
クトウバック状態で第1ゲート電極5および第2ゲート
電極7とソース電極3間に設けられるが、このハックト
ウバンク形を採用することによって、引き出し電極19
はオーミック性がとり難いp十形層に設けられることな
く、オーミック性が良好でかつその形成技術が確立され
ているn十形層に設けられている。このため、電極19
の信頼度が高くなるとともに、再現性良く電極19が製
造できるため歩留りが安定する。
また、この保護ダイオード付GaAsデュアルゲートM
ES −FETは、第1ゲート電極5のワイヤポンディ
ングパッド6および第2ゲート電極7のボンディングバ
ソド8のチップ縁側の領域にソース電極3の舌片12を
延在させ、かつこの舌片12との間に保護ダイオード1
3を作るようにしているため、保護ダイオード13をチ
ップの中央等に形成する構造に比較してチップサイズを
小さくすることができる。たとえば、チップは一辺が0
.40μmの正方形と掻めて小さくすることができる。
ES −FETは、第1ゲート電極5のワイヤポンディ
ングパッド6および第2ゲート電極7のボンディングバ
ソド8のチップ縁側の領域にソース電極3の舌片12を
延在させ、かつこの舌片12との間に保護ダイオード1
3を作るようにしているため、保護ダイオード13をチ
ップの中央等に形成する構造に比較してチップサイズを
小さくすることができる。たとえば、チップは一辺が0
.40μmの正方形と掻めて小さくすることができる。
また、この保護ダイオード付デュアルゲートMES−F
ETにあっては、前記舌片12は第1ゲート電極5およ
び第2ゲート電極7のワイヤポンディングパッド6.8
部分の側方に延在していること、ワイヤポンディングパ
ッド6.8はワイヤの接続用に広い面積を有するように
形成されていることから、この部分に保護ダイオード1
3を形成する場合、保護ダイオード13の接合の長さを
、たとえば、130μmと大幅に長くでき、接合面積の
増大により耐サージ強度が高くなる。
ETにあっては、前記舌片12は第1ゲート電極5およ
び第2ゲート電極7のワイヤポンディングパッド6.8
部分の側方に延在していること、ワイヤポンディングパ
ッド6.8はワイヤの接続用に広い面積を有するように
形成されていることから、この部分に保護ダイオード1
3を形成する場合、保護ダイオード13の接合の長さを
、たとえば、130μmと大幅に長くでき、接合面積の
増大により耐サージ強度が高くなる。
また、保護ダイオード13は第1ゲート電極5および第
2ゲート電極7のワイヤポンディングパッド6.8に近
い位置に設けられていることから、抵抗値が低くなり、
サージ吸収率が高くなる。
2ゲート電極7のワイヤポンディングパッド6.8に近
い位置に設けられていることから、抵抗値が低くなり、
サージ吸収率が高くなる。
(1)本発明のUHF帯用保護ダイオード付デュアルゲ
ートMES −FETにあっては、保護ダイオードはn
pnのバックトウバック形として半絶縁性のGaAs基
板に設けられ、かつ保護ダイオードの引き出し電極はオ
ーミック性が良好でかつ電極形成技術が確立しているn
十形層上に形成されるため、電極の信頼度が高くなると
いう効果が得られる。
ートMES −FETにあっては、保護ダイオードはn
pnのバックトウバック形として半絶縁性のGaAs基
板に設けられ、かつ保護ダイオードの引き出し電極はオ
ーミック性が良好でかつ電極形成技術が確立しているn
十形層上に形成されるため、電極の信頼度が高くなると
いう効果が得られる。
(2)上記(11により、本発明によれば、電極形成の
再現性が高くなるため歩留りが向上するという効果が得
られる。
再現性が高くなるため歩留りが向上するという効果が得
られる。
(3)上記(2)により、本発明によれば保護ダイオー
ドの製造歩留り向上により、GaAsデュアルゲートM
ES−FETの製造コストの低減が達成できるという効
果が得られる。
ドの製造歩留り向上により、GaAsデュアルゲートM
ES−FETの製造コストの低減が達成できるという効
果が得られる。
(4)上記(1)〜(3)により、本発明によれば、信
頼度が高くかつ低廉な保護ダイオード付デュアルゲ−ト
MES −FETを提供することができるという相乗効
果が得られる。
頼度が高くかつ低廉な保護ダイオード付デュアルゲ−ト
MES −FETを提供することができるという相乗効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるUHF帯用保護ダイ
オード付デュアルゲートMES・FETについて説明し
たが、それに限定されるものではなく、他の回路を組み
込んだICなどに適用できる。
をその背景となった利用分野であるUHF帯用保護ダイ
オード付デュアルゲートMES・FETについて説明し
たが、それに限定されるものではなく、他の回路を組み
込んだICなどに適用できる。
第1図は本発明の一実施例によるUHF帯用GaAsデ
ュアルゲートMES −FETの第1ゲートおよび第2
ゲートとソース電極間にそれぞれ接続される保護ダイオ
ードを示す拡大断面図、第2図は同じ(GaAsデュア
ルゲートMES・FETの模式的平面図、 第3図は同じ<GaAsデュアルゲートMES・FET
の等偏口略図である。 1・・・ドレイン電極CD) 、2・・・ワイヤポンデ
ィングパッド、3・・・ソース電極(S)、4・・・ワ
イヤポンディングパッド、5・・・第1ゲート電極(C
I)、6・・・ワイヤポンディングパッド、7・・・第
2ゲート電極(G2)、8・・・ポンディングパッド、
9・・・ゲート、10・・・GaAs基板、11・・−
rl+型層、12・・・舌片、13・・・保護ダイオー
ド、14・・・n十形層、15・・・n形層、16・・
・n十形層、17・・・n形層、18・・・n十形層、
19・・・電極(オーミソ久電極)、20・ ・ ・絶
縁膜。
ュアルゲートMES −FETの第1ゲートおよび第2
ゲートとソース電極間にそれぞれ接続される保護ダイオ
ードを示す拡大断面図、第2図は同じ(GaAsデュア
ルゲートMES・FETの模式的平面図、 第3図は同じ<GaAsデュアルゲートMES・FET
の等偏口略図である。 1・・・ドレイン電極CD) 、2・・・ワイヤポンデ
ィングパッド、3・・・ソース電極(S)、4・・・ワ
イヤポンディングパッド、5・・・第1ゲート電極(C
I)、6・・・ワイヤポンディングパッド、7・・・第
2ゲート電極(G2)、8・・・ポンディングパッド、
9・・・ゲート、10・・・GaAs基板、11・・−
rl+型層、12・・・舌片、13・・・保護ダイオー
ド、14・・・n十形層、15・・・n形層、16・・
・n十形層、17・・・n形層、18・・・n十形層、
19・・・電極(オーミソ久電極)、20・ ・ ・絶
縁膜。
Claims (1)
- 【特許請求の範囲】 1、半絶縁性GaAs基板の主面に設けられるダイオー
ドであって、このダイオードはn形層、p形層、n形層
と連なるバックトウバックのダイオードでありかつ前記
両端のn形層に連なるn+形層の表面にダイオードの電
極がそれぞれ設けられていることを特徴とする砒化ガリ
ウム半導体装置。 2、前記ダイオードはGaAsデュアルゲートMES・
FETの第1ゲート電極および第2ゲート電極とソース
電極との間にそれぞれ接続されていることを特徴とする
特許請求の範囲第1項記載の砒化ガリウム半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23736385A JPS6298674A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23736385A JPS6298674A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6298674A true JPS6298674A (ja) | 1987-05-08 |
Family
ID=17014277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23736385A Pending JPS6298674A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6298674A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0236058U (ja) * | 1988-08-31 | 1990-03-08 | ||
JPH0320047A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置 |
JPH04501687A (ja) * | 1988-11-21 | 1992-03-26 | トーマス ミュラー | 文字を記入していない用紙及び/または文字を記入した用紙及び/またはフォーマット用紙を有しているカーボンコピーセット |
US9368613B2 (en) | 2012-11-08 | 2016-06-14 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
-
1985
- 1985-10-25 JP JP23736385A patent/JPS6298674A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0236058U (ja) * | 1988-08-31 | 1990-03-08 | ||
JPH04501687A (ja) * | 1988-11-21 | 1992-03-26 | トーマス ミュラー | 文字を記入していない用紙及び/または文字を記入した用紙及び/またはフォーマット用紙を有しているカーボンコピーセット |
JPH0320047A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置 |
US9368613B2 (en) | 2012-11-08 | 2016-06-14 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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