JPS61101081A - 砒化ガリウム半導体装置およびその製造方 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は砒化ガリウム半導体装置、特にショットキ障壁
型電界効果トランジスタ、またはショットキ障壁型電界
効果トランジスタを含む砒化ガリウム半導体装置に関す
る。

〔背景技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ　−ＭＥＳ　ｌＦＥＴあるいは単にＧａＡｓ
−ＦＥＴとも称する。）が広（知られている。また、こ
のＧａＡｓ−ＦＥＴの一つとして、ショットキ障壁ゲー
ト電界効果トランジスタ（ＳＢＧ−ＦＥＴ）が知られて
いる。

５ＢＧ−ＦＥＴはｎ導電型の能動領域主面に設けられた
オーミック接触構造のソース、トレイン電極と、その中
間に一つあるいは二つ設けられたショットキ接合構造の
ゲート電極とからなり、シングルゲート構造あるいはデ
ュアルゲート構造を構成している。

ところで、これらのＧａＡｓ−ＦＥＴにおいては、たと
えば、工業調査会発行「電子材料」１９８４年１月号、
４７〜５３頁における人聞による“ＧａＡｓＩＣ″と題
する文献において論じられているように、特性向上の目
的で種々な構造のものが紹介されている。たとえば、ソ
ース電極およびドレイン電極のコンタクト抵抗を低減す
るために、ソース電極およびドレイン電極が形成される
ソース領域およびドレイン領域の不純物濃度が高く形成
されたり、あるいは寄生領域を厚くするためにゲート電
極直下が掘り下げられる（リセス構造）等の構造がある
。

ところで、絶縁性ＧａＡｓ基板の主面に設けられたＤ−
形のバッファ層上にエピタキシャル法でｎ形のチャンネ
ル層形成層およびｎ十形のソース領域およびドレイン領
域を形成した後、中央を帯状にエツチングして前記チャ
ンネル層形成層の厚すを設定するＧａＡｓ−ＦＥＴにあ
っては、ソース電極およびトレイン電極のコンタクト抵
抗と、ゲート電極のショソトキハリアの良否によって特
性が大きく左右され、品質の安定化、高歩留り化がし難
いことがわかった。

〔発明の目的〕

本発明の目的は高周波特性が優れた砒化ガリウム半導体
装置を提供することにある。

本発明の他の目的は安定なショソトキハリア接合の形成
によって耐圧＋　　ＶＴｌｌのバラツキを低減し歩留り
の向上を達成することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明のＧａＡｓ−ＦＥＴにあっては、ソー
ス・ドレイン電極が形成される一対のソース領域および
ドレイン領域はバッファ層上に不純物高濃度層として直
接形成され１、このソース領域およびドレイン領域間に
は所望のショットキ耐圧が安定して得られるように前記
ソース領域およびドレイン領域形成の後にエピタキシャ
ル法によって形成されるため、ショットキ耐圧および■
Ｔ□が安定し、特性が安定して製造歩留りが向上する。

また、前記ソース領域およびドレイン領域は不純物濃度
が高いことからソース・トレイン電極のコンタクト抵抗
が低くなり、パワーゲインおよび相互コンダクタンスが
高くなり、高周波特性の向上が達成できるものである。

〔実施例〕

第１図は本発明の一実施例によるＧａＡｓショットキ障
壁ゲート電界効果トランジスタチップの断面図、第２図
は同じくチップの概略を示す平面図、第３図は同じくチ
ップ製造におけるメサエッチング後のウェハの断面図、
第４図は同じくソース領域およびドレイン領域形成状態
を示すウェハの断面図、第５図は同じくチャンネル層形
成後のウェハの断面図、第６図は同じくソース、ドレイ
ン電極形成状態を示すウェハの断面図、第７図は同じく
ゲート電極形成後のウェハの断面図である。

この実施例のＧａＡｓショットキ障壁ゲート電界効果ト
ランジスタチップ（以下、単にチップと称す。）は、第
１図および第２図に示すように、ソース電極１とドレイ
ン電極２との間に一本のゲート電極３を設けた、シング
ル・ゲート構造となっている。なお、第２図では、素子
（チップ）４の表面を部分的に被う第１図に示すバンシ
ベーション膜５は省略されている。また、第２図に示す
二点鎖線枠領域は各電極のポンディングバソド領域６で
あり、この領域は前記パッシベーション膜５に被われな
い領域であって、チップ４の外部との間に亘って配設さ
れるワイヤが接続される領域である。

チップ４は第３図〜第７図に示す工程を経て第１図およ
び第２図に示すようなチップ４となる。

以下、これらの図を参照しながらチップ４の製造につい
て説明する。

最初に第３図に示されるように、化合物半導体薄板（ウ
ェハ）７が用意される。このウェハ７は半絶縁性のＧａ
Ａｓの基板８の主面にたとえば、４〜５μｍ程度の厚さ
のｎ−形のエピタキシャル層からなるバッファ層９を有
している。また、このウェハ７はその主面が部分的にエ
ツチングされ、島状にメサ部１０が設けられている。前
記エツチングはバッファ層９よりも深く行われ、このメ
サ部１０には素子が形成される。

つぎに、第４図で示されるように、このメサ部１０およ
びその周縁の基板８の主面は、常用のホトリソグラフィ
によって、ｎ＋形の一対のソース領域１１、ドレイン領
域１２が設けられる領域を除いて絶縁膜１３が設けられ
る。前記一対のソース領域１１、ドレイン領域１２の間
隔は、たとえば、３μｍ程度離れている。その後、露出
するバッファ層９の表面に数μｍ、たとえば、３〜４μ
ｒｎの厚いソース領域１１、ドレイン領域１２がエピタ
キシャル法によって形成される。このソース領域１１、
ドレイン領域１２は、その表面にソース電極１およびド
レイン電極２が形成された際、コンタクト抵抗が低くな
るように、不純物濃度がたとえば、１０１８〜１０１９
ｃｍ−３と極めて高濃度になるように形成されている。

また、このソース領域１１、ドレイン領域１２が３〜４
μｍと厚いことも、コンタクト抵抗の低減化を図るため
に採用された結果である。

つぎに、前記絶縁膜１３が除去された後、第５図で示さ
れるように、一対のソース領域１１、ド【／イン領域１
２間を除くウェハ７の主面に常用のホトリソグラフィに
よって絶縁膜１４が形成される。そして、露出したバッ
ファ層９の表面には、ショットキ耐圧を決定するための
不純物濃度（たとえば、１〜４　ｘ　１０　”ｃｍ−３
）のｎ形のチャンネル層１５が、エピタキシャル法によ
って薄＜（たとえば、０．　１〜０．　２μｍ）形成さ
れる。

つぎに、前記チャンネル層１５の厚さバラツキを修正す
るために、チャンネル層１５の表面はライトエツチング
が施され一定の厚さにされる。

つぎに、前記絶縁膜１４は除去され、その後、第６図で
示されるように、ウェハ７の主面には再びソース電極ｌ
およびドレイン電極２を形成するための絶縁膜１６およ
び図示しないホトレジスト膜が形成され、蒸着、リフト
オフによってソース電極１およびドレイン電極２が形成
される。この両電極は共に同一構成となり、たとえば、
下層が厚さ１３００人のＡ　ｕ’　Ｇ　ｅ層、そのＡ　
ｕ　Ｇ　ｅ層−１−に形成された厚さ３００人のＮｉ層
、Ｎｉ層上に形成された厚さ４５００人の最に層のＡｕ
層と、からなっている。

つぎに、前記絶縁膜１６は除去される。その後、第７図
で示されるように、ウェハ７の主面には再びゲート電極
３を形成するための絶縁膜１７および図示しないホトレ
ジスト膜が形成され、蒸着。

リフトオフによって、特に限定はされないが、たとえば
、アルミニウムからなるゲート電極３が形成される。こ
のゲート電極３は、一対のソース領域１１、ドレイン領
域１２間の中央に位置し、かつその幅は、たとえば、０
．　２〜０．５μｍと極めて細くなっている。また、こ
のゲート電極３は第２図にも示されるように、メサ部１
０上では前述のように細く延在しでいるが、メサ部１０
から外れる部分から幅広となりかつ屈曲し、その先端は
矩形のボンディングパンド領域６を有するパターンとな
っている。

その後、ウェハ７の主面全域はパッシベーション膜５で
被われるとともに、常用のホトリソグラフィによってボ
ンディングパンドを形成する部分のパッシベーション膜
５が除去され、各電極のボンディングパンド１８が形成
される。また、ウニハフは格子状に分断され、第１図お
よび第２図に示すようなチップ４が製造される。

このようなチップ４は支持板に固定されるとともに、各
ポンディングパツド１８と外部端子となるリードの内端
とがワイヤによって接続され、さらにレジンパッケージ
又はセラミックパッケージに封１トされて電界効果トラ
ンジスタとなる。

〔効果〕

（１１本発明の電界効果トランジスタにあっては、ゲー
ト電極３は所望のショットキ耐圧が得られるように、チ
ャンネル層１５のみを独立して形成し、かつチャンネル
層１５の厚さもソース領域１１、ドレイン領域１２に支
障を来さないようなライトエツチングで修正しているこ
とから、ショットキ耐圧およびＶ。Ｈも安定し、特性が
向上するという効果が得られる。

（２）上記（１）から、本発明によれば、特性の安定に
よって、不良率が低下し、製造歩留りの向上が達成でき
、コストの低減が達成できるという効果が得られる。

（３）本発明のＧａＡｓ−ＦＥＴはソース領域１１、］
゛レイン領域１２をｎ十形とすることができることから
、コンタクト抵抗の低減および従来のような深いリセス
処理は必要なくなり、サイドエツチングによるソース抵
抗（Ｒｓ）も低減できるため、ゲインおよび相互コンダ
クタンスの向上ならびに雑音指数の向上が達成でき、高
周波特性が向上するという効果が得られる。　（４）上
記（１）〜（３）により、信頼度が高くかつ高周波特性
が優れたＧａＡｓショットキ障壁ゲート型電界効果トラ
ンジスタを安価に提供することができるという相乗効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は一ヒ記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、チップ４の
製造において、ウェハ７の主面に設けられるバッファ層
９は無くとも、前記実施例同様な効果が得られる。

しかし、へソファ層９を設けておくと基板８の表面が安
定化し、その後に薄いエピタキシャル層等を形成するた
めに都合がよい。

また、前記実施例において、バッファ層９−Ｆに単にソ
ース領域１１、ドレイン領域１２．チャンネル層１５を
形成すると、ソース領域１１、ドレイン領域１２とチャ
ンネル層１５との間に段差が発生し、電極パターンを形
成する際、この段差の存在によって、微細電極パターン
の形成がし難くなる場合がある。そこで、第８図で示さ
れるように、ソース領域１１、ドレイン領域１２を形成
する前に、部分的にバッファ層９を掘り下げておけば、
ソース領域１１、ドレイン領域１２とチャンネル層１５
との表面間には段差が生じなくなり、電極パターンの微
細化が達成できるようになる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるショットキ障壁ゲー
ト型電界効果トランジスタの製造技術に適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば、シヨ・２トキ障壁ゲート型電界効果トランジス
タを組み込んだＩＣ等の製造技術などに適用できる。

本発明は少なくともショットキ障壁接合電極を有する電
子装置には適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＧａＡｓショットキ障
壁ゲート電界効果トランジスタチップの断面図、 第２図は同じくチップの概略を示す平面図、第３図は同
じくチップ製造におけるメサエッチング後のウェハの断
面図、 第４図は同じくソース領域およびドレイン領域形成状態
を示すウェハの断面図、 第５図は同じくチャンネル層形成後のウェハの断面図、 第６図は同じくソース、ドレイン電極形成状態を示すウ
ェハの断面図、 第７図は同じくゲート電極形成後のウェハの断面図、 第８図は本発明の他の実施例によるＧａＡｓショットキ
障壁ゲート電界効果トランジスタチップを示す断面図で
ある。 １・・・ソース電極、２・・・ドレイン電極、３・・・
ゲート電極、４・・・素子（チップ）、５・・・パッシ
ベーション膜、６・・・ボンディングパンド領域、７・
・・化合物半導体薄板（ウェハ）、８・・・、ＭＬ　９
・・・バッファ層、１０・・・メサ部、１１・・・ソー
ス領域、１２・・・ドレイン領域、１３・・・絶縁膜、
１４・・・絶縁膜、１５・・・チャンネル層、１６・・
・第　　１　　図 グ 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、絶縁性ＧａＡｓ基板の主面にそれぞれ所定間隔離れ
   て形成されたｎ＾＋形のエピタキシャル層からなるソー
   ス領域およびドレイン領域と、前記一対のソース領域お
   よびドレイン領域間の絶縁性ＧａＡｓ基板上に形成され
   、かつ前記ソース領域およびドレイン領域に電気的に接
   触したソース領域およびドレイン領域よりも薄いエピタ
   キシャル層からなるチャンネル層と、を有することを特
   徴とする砒化ガリウム半導体装置。 ２、前記ソース領域およびドレイン領域の表面とチャン
   ネル層の表面は略同一面となっていることを特徴とする
   特許請求の範囲第１項記載の砒化ガリウム半導体装置。 ３、絶縁性ＧａＡｓ基板の主面にそれぞれ所定間隔離し
   てエピタキシャル成長法によってｎ＾＋形のソース領域
   およびドレイン領域を形成する工程と、この一対のソー
   ス領域およびドレイン領域間の絶縁性ＧａＡｓ基板上に
   エピタキシャル成長法によってソース領域およびドレイ
   ン領域よりも薄いチャンネル層を形成する工程と、前記
   ソース領域上にソース電極をドレイン領域上にドレイン
   電極を設ける工程と、前記チャンネル層上にショットキ
   障壁ゲート電極を設ける工程と、を有することを特徴と
   する砒化ガリウム半導体装置の製造方法。 ４、前記チャンネル層形成工程後にチャンネル層をエッ
   チングしてチャンネル層の厚さを一定にする工程を有す
   ることを特徴とする特許請求の範囲第３項記載の砒化ガ
   リウム半導体装置の製造方法。