JPS6298673A - 砒化ガリウム半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は砒化ガリウム半導体装置、たとえば、ショット
キ障壁型電界効果トランジスタ、またはショットキ障壁
型電界効果トランジスタを含む砒化ガリウム半導体装置
に適用して有効な技術に関する。

〔背景技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ　−ＭＥＳ−ＦＥＴあるいは単にＧａＡｓ−
ＦＥＴとも称する。）が広く知られている。また、この
ＧａＡｓ−ＦＥＴの一つとして、ショットキ障壁ゲート
電界効果トランジスタ（ＳＢＧ−ＦＥＴ）が知られてい
る。

５ＢＧ−ＦＥＴはｎ導電型の能動領域主面に設けられた
オーミック接触構造のソース、ドレイン電極と、その中
間に一つあるいは二つ設けられたショットキ接合構造の
ゲート電極とからなり、シングルゲート構造あるいはデ
ュアルゲート構造を構成している。

ところで、これらのＧａＡｓ−ＦＥＴにおいては、工業
調査会発行［電子材料Ｊ　１９８４年１月号、昭和５９
年１月１日発行、Ｐ４７〜Ｐ５３に記載されているよう
に、特性向上の目的で種々な構造のものが紹介されてい
る。たとえば、ソース電極およびドレイン電極のコンタ
クト抵抗を低減するために、ソース電極およびドレイン
電極が形成されるソース領域およびドレイン領域の不純
物濃度が高く形成されたり、あるいは寄生領域を厚くす
るためにゲート電極直下が堀り下げられる（リセス構造
）等の構造がある。

ところで、これら従来のＧａＡｓＭＥＳ　−ＦＥＴにあ
っては、たとえば、工業調査会発行「電子材料Ｊ　１９
７５年８月号、昭和５０年８月１日発行、Ｐ６５〜Ｐ６
９に記載されているように、半絶縁性のＧａＡｓ基板の
主面に設けられるアクティブなｎ影領域は、ドレイン、
ソース、ゲートが相互に並んで延在する領域に設けられ
、ソース電極、ドレイン電極、ゲート電極のワイヤポン
ディングパッドを含む一部の電極は、前記ｎ影領域が設
けられている領域から外れた領域に設けられている。

一方、本発明者はＧａＡｓＭＥＳ−ＦＥＴのソースとゲ
ート間の耐圧向上を高めるための実験中、前記ゲートの
ワイヤポンディングパッド部分を従来のように半絶縁性
のＧａＡｓ基板上に設けて置くが、前記ソース電極およ
びドレイン電極をワイヤポンディングパッド部分をも含
めて前記ｎ影領域上に配置して置くと、耐圧は従来の２
倍以上になる事実を知った。

〔発明の目的〕

本発明の目的は高耐圧の砒化ガリウム半導体装置を提供
することにある。

本発明の他の目的は特性の良好な砒化ガリウム半導体装
置を達成することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明のＧａＡｓ−ＦＥＴにあっては、半絶
縁性のＧａＡｓ基板の主面に設けられたｎ形層上にそれ
ぞれ設けられるソース、ドレイン。

ゲートの各電極にあって、前記ゲート電極は従来のよう
に前記ｎ形層およびこのｎ形層を外れる半絶縁性のＧａ
Ａｓ基板上に延在させるが、前記ソース電極およびドレ
イン電極は電極全体を前記ｎ形層上に延在させ、ソース
電極およびドレイン電極のワイヤボンディングバンド部
分は従来のようにｎ形層を外れる半絶縁性のＧａＡｓ基
板上には設けないようにしているため、ゲート電極のワ
イヤポンディングパッド部分は半絶縁性のＧａＡｓ基板
上に、ドレイン電極のワイヤポンディングパッドは他の
電極部分をも含めてｎ形層上に位置し、相互に絶縁が保
たれることから、ドレインとゲート間の耐圧は従来に比
較して２倍以上と大幅に高くなる。

〔実施例〕

第１図は本発明の一実施例によるショットキ障壁ゲート
形電界効果トランジスタチップを示す模式的平面図、第
２図は同じく第１図のｎ−ｎ線に沿う断面図、第３図は
同しく第１図のｍ−ｍ線に沿う断面図、第４図は同じく
チップ製造におけるウェハの一部を示す断面図、第５図
は同じくｎ十形領域を形成した状態を示す断面図、第６
図は同じくソース電極およびドレイン電極を形成した状
態を示すウェハの断面図、第７図は同じくゲート電極を
形成した状態を示すウェハの断面図、第８図は同じくワ
イヤポンディングパッドを形成した状態を示す断面図、
第９図は同じくドレイン・ソース電圧とドレイン電流の
相関を示すグラフ、第１１図は従来のＧａＡｓＭＥＳ　
・ＦＥＴの模式的平面図、第１２図は同じくドレイン・
ソース電圧とトレイン電流の相関を示すグラフである。

この実施例のＧａＡｓショットキ障壁ゲート形電界効果
トランジスタチップ（以下、単にチップと称す。）は、
第１図乃至第３図に示すように、ソース電極（Ｓ）１と
ドレイン電極（Ｄ）２との間に一本のゲート電極（Ｇ）
３を設けた、シングル・ゲート構造となっている。なお
、第２図では、素子（チップ）４の表面を部分的に被う
第２図に示すパッシベーション膜５は省略されている。

また、第１図に示す二点鎖線枠領域は各電極のボンディ
ングパソド（ワイヤポンディングパッド）６を示す領域
であり、この領域は前記パッシベーション膜５に被われ
ない領域であって、ワイヤ７が接続される領域である。

また、この実施例のチップ４の特徴的なことは、前記ソ
ース電極１およびドレイン電極２の電極全体が、第１図
の一点鎖線枠で示されるように半絶縁性のＧａＡｓ基板
８の主面に設けられた導電領域からなるアイランドであ
るｎ形層（ｎ影領域）９上に配設されるとともに、ゲー
ト電極３は電極の一部すなわち、ゲート電極３のボンデ
ィングバンド６部分を含む部分が前記アイランド、すな
わちＧａＡｓ基板８から外れた領域に位置していること
であり、この結果、ドレイン電極２とゲート電極３との
間の耐圧が従来に比較して２倍以上と大幅に高くなる。

また、前記ｎ影領域９内に位置しかつ１μｍあるいは１
μｍ以下とゲート長が短いゲート１０に沿って延在する
二点鎖線枠で示される領域はソース電極１およびトレイ
ン電極２のオーミックコンタクト向上のためのｎ十形Ｂ
ｔｆｆ（ｎ十形領域）１１である。

つぎに、このようなチップ４の製造方法について説明す
る。チップ４は第４図〜第８図に示す工程を経て製造さ
れ、第１図乃至第３図に示すようなチップ４となる。以
下、これらの図を参照しながらチップ４の製造について
説明する。

最初に半導体基板となる化合物半導体薄板（ウェハ）１
２が用意される。このウェハ１２は半絶縁性のＧａＡｓ
のＧａＡｓ基板８からなっている。

また、このウェハ１２は、第４図にその一部が示されて
いるように、既に絶縁膜１３をマスクとするイオン注入
によってＧａＡｓ基板８の各チップ形成領域の所望領域
にアイランドとなるｎ影領域９が形成されている。

つぎに、前記ＧａＡｓ基板８の主面の絶縁膜１３は除去
されるとともに、第５図に示されるように、ＧａＡｓ基
板８の主面に部分的に形成された化８Ｍ膜１４をマスク
として、イオン注入によってｎ十形領域１１が設けられ
る。このｎ十形領域１１は、前記細いゲート１０に対面
するソース電極１部分およびドレイン電極２部分が被着
される領域に設けられ、ソース電極１およびドレイン電
極２のオーミックコンタクトを良好とする。また、この
ｎ十形領域１１は前記アイランドとなるｎ影領域９の表
層部分に設けられる。

つぎに、前記絶縁膜１４は除去される。そして、第６図
で示されるように、このウェハ１２の主面は、常用のホ
トリソグラフィによって、ソース電極１およびドレイン
電極２の形成領域を除いてＳｉＯ２膜のような絶縁膜１
５が設けられるとともに、蒸着、リフトオフ法によって
ソース電極１およびドレイン電極２の形成領域にそれぞ
れソース電極１およびドレイン電極２が形成される。こ
の両電極は共に同一構成となり、たとえば、下層が厚さ
１３００人のＡｕＧｅ層、そのＡｕＧｅ層上に形成され
た厚さ３００人のＮｉＮ、Ｎｉ層上に形成された厚さ４
５００人の最上層のＡｕ層と、からなっている。また、
ソース電極１およびトレイン電極２は、第１図に示され
るように、その全体がそれぞれアイランドであるｎ影領
域９上に形成され、半絶縁性のＧａＡｓ基板８上には形
成されない。

つぎに、第７図に示されるように、再びウェハ１２の主
面には常用のホトリソグラフィによって、ゲート電極３
を形成する領域を除く領域に絶縁膜１６が形成されるさ
れるとともに、この絶縁膜１６およびこの絶縁膜１６上
に残留するホトレジスト膜（図示せず。）をマスクとし
てｎ影領域９が所望深さだけエツチングされ、溝（リセ
ス）１７が形成される。また、前記ホトレジスト膜上に
は、特に限定はされないが、たとえば、アルミニウムが
蒸着されるとともに、前記ホトレジスト膜の除去によっ
てゲート電極３が形成される（リフトオフ法）。このゲ
ート電極３は第１図に示されるように、ゲート電極３の
ポンディングパッド６部分は、アイランドとなるｎ影領
域９から外れた半絶縁性のＧａＡｓ基板８上に位置して
いる。

つぎに、ウェハ１２の主面全域はナイトライド膜（Ｓｉ
Ｎ）のようなパッシベーション膜５で被われるとともに
、常用のホトリソグラフィによってポンディングパッド
を形成する部分のパッシベーション膜５が除去され、各
電極のワイヤポンディングパッド６が形成される。また
、ウェハ１２は格子状に分断され（第８図における二点
鎖線の分断線１８で分断される。）、第１図乃至第３図
に示されるようなチップ４が製造される。

このようなチップ４は支持板に固定されるとともに、各
ワイヤポンディングパッド６と外部端子となるリードの
内端とがワイヤ７によって接続され、さらにレジンパッ
ケージ又はセラミックパッケージに封止されて電界効果
トランジスタ単体として使用される。

このような構造のＧａＡｓＭＥＳ　−ＦＥＴにあっては
、ソース電極１およびドレイン電極２の電極全体は、半
絶縁性のＧａＡｓ基板８の主面に部分的に設けられたア
イランドとなるｎ影領域９上にのみ延在するように形成
されているとともに、ゲート電極３のワイヤボンディン
グパフ１６部分はアイランドから外れた半絶縁性のＧａ
Ａｓ基板８上に配設されている。このため、ゲート電極
３のワイヤポンディングパッド６とゲート電極３のワイ
ヤポンディングパッド６は電気的に絶縁された箇所に別
々に配設されているため、耐圧が従来の２倍以上高くな
った。すなわち、第９図は本発明のＧａＡｓＭＥＳ−Ｆ
ＥＴにおけるドレイン・ソース電圧とドレイン電流の相
関を示すグラフであり、第１１図は従来のＧａＡｓＭＥ
Ｓ　−ＦＥＴのドレイン・ソース電圧とドレイン電流の
相関を示すグラフである。第９図のグラフの例は、耐圧
（ＶＯＳ）は５０Ｖ程度となり、従来の第１１図のグラ
フの場合は耐圧（■。、）は２０Ｖ程度となる。

したがって、ドレインとゲートの耐圧もこれに比例して
高くなるため、本発明のＧａＡｓＭＥＳ・ＦＥＴのドレ
イン・ゲート間の耐圧は従来のＧａＡｓＭＥＳ　−ＦＥ
Ｔの耐圧に比較して２倍以上も高くなる。これは、従来
のＧａＡｓＭＥＳ−ＦＥＴは、第１１図に示されるよう
に、ソース・ドレイン・ゲート電極］、、　　２．　３
のワイヤポンディングパッド６が、同図の一点鎖線枠で
示されるアイランドとなるｎ影領域９から外れた半絶縁
性のＧａＡｓ基板８上に設けられている結果であると推
定される。すなわち、ＧａＡｓ基板８は半絶縁性とは言
え、結晶表面部の欠陥も存在すると考えられ、高出力に
なるほどこの結晶表面部でのリークも起きるのではない
かと考えられる。

〔効果〕

（１）本発明の高耐圧ＧａＡｓＭＥＳＦＥＴは、ゲート
電極３のワイヤポンディングパッド６が半絶縁性のＧａ
Ａｓ基板８上に位置するとともに、ソース電極１および
ドレイン電極２の電極部分全体は半絶縁性のＧａＡｓ基
板８の主面に部分的に設けられた導電型領域であるアイ
ランド上に位置しているため、ゲートとソースとの間の
絶縁性は高くなり、ドレイン・ゲート間の耐圧が従来の
場合に比較して２倍以上と大幅に高くなるという効果が
得られる。

（２）上記（１１により、本発明のＧａＡｓＭＥＳＦＥ
Ｔは、耐圧の向上によって耐サージ強度も高くなるとい
う効果が得られる。

（３）上記（１）および（２）により、本発明によれば
特性の優れたＧａＡｓＭＥＳ・ＦＥＴを提供することが
できるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第１０図に示
されるように、半絶縁性のＧａＡｓ基板８の主面に設け
た導電型領域１９を利用してダイオードを形成する場合
、ダイオードの一方の電極２０はアイランドとなる前記
導電型領域１９上に設け、他方の電極２１は一部を導電
型領域１９の外に延在させ、この半絶縁性のＧａＡｓ基
板８上に他方の電極２１のワイヤポンディングパッド２
２を設けるようにすれば、ダイオードの耐圧が高くなる
。また、本発明はＧａＡｓ　ＴＣに適用しても前記実施
例同様な効果が得られる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＧａＡｓショットキ
障壁ゲート形電界効果トランジスタの製造技術に適用し
た場合について説明したが、それに限定されるものでは
なく、たとえば、ショットキ障壁による接合を有する半
導体装置以外の他の接合による半導体装置にも同様に適
用でき同様な効果を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるショットキ障壁ゲート
形電界効果トランジスタチップを示す模式的平面図、 第２図は同じく第１図のｎ−ｎ線に沿う断面図、第３図
は同じく第１図のｌｌｌ−［１線に沿う断面図、第４図
は同じくチップ製造におけるウェハの一部を示す断面図
、 第５図は同じくｎ十形領域を形成した状態を示す断面図
、 第６図は同じくソース電極およびドレイン電極を形成し
た状態を示すウェハの断面図、第７図は同じくゲート電
極を形成した状態を示すウェハの断面図、 第８図は同じくワイヤポンディングパッドを形成した状
態を示す断面図、 第９図は同じくドレイン・ソース電圧とドレイン電流の
相関を示すグラフ、 第１０図は本発明の他の実施例による砒化ガリウム半導
体装置を示す一部の平面図、 第１１図は従来のＧａＡｓＭＥＳ　−ＦＥＴの模式的平
面図、 第１２図は同じくドレイン・ソース電圧とドレイン電流
の相関を示すグラフである。 １・・・ソース電極（Ｓ）　、２・・・ドレイン電極（
Ｄ）　、３・・・ゲート電極（Ｇ）　、４・・・ｉ子（
チップ）、５・・・パンシベーション膜、６・・・ポン
ディングパッド（ワイヤポンディングパッド）、７・・
・ワイヤ、８・・・ＧａＡｓ基板、９・・・ｎ形層（ｎ
影領域）、１０・・・ゲート、１１・・・ｎ十形層（ｎ
十形領域）、１２・・・化合物半導体薄板（ウェハ）、
１３，１４．１５．１６・・・絶縁膜、１７・・・溝（
リセス）、１８・・・分断線、１９・・・導電型領域、
２０・・・一方の電極、２１・・・他方の電極、２２・
・・ワイヤポンディングパッド。 第　　１　　図 第　　２　　図 第　　　　　図 第　　４　　図 第　　５　　図 第　　６　　図 グ 第　　７　　図 第　　８　　図 第　　９　　図 第　　１０　図 第　ｚ　１　図

Claims (1)

1. 【特許請求の範囲】 １、半絶縁性ＧａＡｓ基板の主面に形成された導電型領
   域からなるアイランドに相互に独立した電極を有する砒
   化ガリウム半導体装置であって、前記電極の一方の電極
   は全体が前記アイランド上に位置しているとともに、他
   方の電極は前記アイランドおよびアイランドから外れた
   半絶縁性のＧａＡｓ基板上に延在していることを特徴と
   する砒化ガリウム半導体装置。 ２、半絶縁性ＧａＡｓ基板の主面に形成された導電型領
   域からなるアイランドにソース電極、ゲート電極、ドレ
   イン電極を有する砒化ガリウム半導体装置であって、前
   記ソース電極およびドレイン電極またはゲート電極のう
   ちどちらか一方の電極の全体は前記アイランド上に位置
   しているとともに、他の電極は前記アイランドおよびア
   イランドを外れた領域に亘って延在していることを特徴
   とする砒化ガリウム半導体装置。 ３、前記アイランドから外れた位置にある電極部分には
   ワイヤが接続されるワイヤボンディングパッドが設けら
   れていることを特徴とする特許請求の範囲第３項記載の
   砒化ガリウム半導体装置。