JP2515777B2 - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体装置およびその製造方法、たと
えば、ショットキ障壁ゲート形電界効果トランジスタあ
るいはショットキ障壁ゲート形電界効果トランジスタを
有するIC等の化合物半導体装置の製造技術に関する。
えば、ショットキ障壁ゲート形電界効果トランジスタあ
るいはショットキ障壁ゲート形電界効果トランジスタを
有するIC等の化合物半導体装置の製造技術に関する。
低雑音，高遮断周波数、高出力等の特長を有するマイ
クロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体
を基にして形成された砒化ガリウム電界効果トランジス
タ（GaAs・FETと略す。）が広く知られている。また、
このGaAs・FETの一つとして、ショットキ障壁ゲート形
電界効果トランジスタ（MES・FETとも称する。）が知ら
れている。MES・FETはｎ導電型の能動領域主面に設けら
れたオーミック接触構造のソース・ドレイン電極と、そ
の中間に一つあるいは二つ設けられたショットキ接合構
造のゲート電極とからなり、シングルゲート構造あるい
はデュアルゲート構造を構成している。
クロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体
を基にして形成された砒化ガリウム電界効果トランジス
タ（GaAs・FETと略す。）が広く知られている。また、
このGaAs・FETの一つとして、ショットキ障壁ゲート形
電界効果トランジスタ（MES・FETとも称する。）が知ら
れている。MES・FETはｎ導電型の能動領域主面に設けら
れたオーミック接触構造のソース・ドレイン電極と、そ
の中間に一つあるいは二つ設けられたショットキ接合構
造のゲート電極とからなり、シングルゲート構造あるい
はデュアルゲート構造を構成している。
前記GaAs・MES.FETの特性、たとえば、雑音指数（N
F）や電力利得（PG）は、相互コンダクタンス（gm）の
向上によって向上する。前記gmは能動層（動作層）のｎ
形キャリア濃度が増加する程大きくなる。たとえば、工
業調査会発行「電子材料」1985年７月号、昭和60年７月
１日発行、P71〜P76に記載されているように、前記gmの
増大を図るキャリアプロファイルとしては、動作層表面
からバッファ層界面に向けてキャリア濃度が増加するデ
ルタプロファイルやゲート直下に高抵抗層を設け、その
下に高濃度できわめて薄い動作層を設けたベリッドチャ
ネルプロファイルが有効である旨記載されている。
F）や電力利得（PG）は、相互コンダクタンス（gm）の
向上によって向上する。前記gmは能動層（動作層）のｎ
形キャリア濃度が増加する程大きくなる。たとえば、工
業調査会発行「電子材料」1985年７月号、昭和60年７月
１日発行、P71〜P76に記載されているように、前記gmの
増大を図るキャリアプロファイルとしては、動作層表面
からバッファ層界面に向けてキャリア濃度が増加するデ
ルタプロファイルやゲート直下に高抵抗層を設け、その
下に高濃度できわめて薄い動作層を設けたベリッドチャ
ネルプロファイルが有効である旨記載されている。
GaAs・MES・FETの特性向上のためのgmの増大を図る方
法としては、前述のようなキャリア濃度を部分的に高く
するプロファイルが知られている。
法としては、前述のようなキャリア濃度を部分的に高く
するプロファイルが知られている。
本発明もこのようなgmの増大を向上させる技術に関す
るものであり、かつ前記後者のキャリアプロファイルに
近似したキャリアプロファイルを有するものである。し
かし、gmの増大を図るべく能動層のキャリア濃度を高く
すると、ショットキー耐圧が低くなる。また、GaAs・ME
S・FETの特性を得るために、GaAs・MES・FET製造時、エ
ピタキシャル層表層部分をエッチングする、いわゆるリ
セスエッチングが行われる。この場合、前記ベリッドチ
ャネルプロファイルの場合は、プロファイルが急峻であ
るため、リセスエッチングの深さのバラツキによってリ
セス底のキャリア濃度が変動するため、ショットキー耐
圧が変動し易い。
るものであり、かつ前記後者のキャリアプロファイルに
近似したキャリアプロファイルを有するものである。し
かし、gmの増大を図るべく能動層のキャリア濃度を高く
すると、ショットキー耐圧が低くなる。また、GaAs・ME
S・FETの特性を得るために、GaAs・MES・FET製造時、エ
ピタキシャル層表層部分をエッチングする、いわゆるリ
セスエッチングが行われる。この場合、前記ベリッドチ
ャネルプロファイルの場合は、プロファイルが急峻であ
るため、リセスエッチングの深さのバラツキによってリ
セス底のキャリア濃度が変動するため、ショットキー耐
圧が変動し易い。
本発明は上述のような問題点の解消を図ることにあ
る。
る。
本発明の目的は相互コンダクタンスの向上が達成でき
るGaAs・MES・FETおよびその製造方法を提供することに
ある。
るGaAs・MES・FETおよびその製造方法を提供することに
ある。
本発明の他の目的はゲート耐圧を向上できるGaAs・ME
S・FETを提供することにある。
S・FETを提供することにある。
本発明の他の目的は容量が低くかつバッファ層内を流
れる漏れ電流の少ないGaAs・MES・FETを提供することに
ある。
れる漏れ電流の少ないGaAs・MES・FETを提供することに
ある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
は、本明細書の記述および添付図面からあきらかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明によれば、半絶縁性基板の主面に順
次バッファ層，能動層等をエピタキシャル成長によって
連続状態で設ける際、バッファ層としてp-形の低濃度
層,p+形の高濃度層を形成した後、前記p+形の高濃度層
上にシリコンを多量に吸着させ、その後、n-形の能動層
を形成するとともに、この能動層上にn+形のオーミック
コンタクト層を形成する。この結果、バッファ層と能動
層との界面部分に不純物濃度の高い領域が生じる。そこ
で、この高不純物濃度領域をFETのチャネル層として使
用するとともに、ゲート電極はこの不純物濃度の高い領
域の上方の不純物濃度の低い領域上に設ける。また、バ
ッファ層はｐ形の低濃度層とこの低濃度層上の高濃度層
とからなっていることから、動作時、pn接合部分に拡が
る空乏層は、前記高濃度層を越えて低濃度層にまで拡が
る。
次バッファ層，能動層等をエピタキシャル成長によって
連続状態で設ける際、バッファ層としてp-形の低濃度
層,p+形の高濃度層を形成した後、前記p+形の高濃度層
上にシリコンを多量に吸着させ、その後、n-形の能動層
を形成するとともに、この能動層上にn+形のオーミック
コンタクト層を形成する。この結果、バッファ層と能動
層との界面部分に不純物濃度の高い領域が生じる。そこ
で、この高不純物濃度領域をFETのチャネル層として使
用するとともに、ゲート電極はこの不純物濃度の高い領
域の上方の不純物濃度の低い領域上に設ける。また、バ
ッファ層はｐ形の低濃度層とこの低濃度層上の高濃度層
とからなっていることから、動作時、pn接合部分に拡が
る空乏層は、前記高濃度層を越えて低濃度層にまで拡が
る。
上記した手段によれば、本発明のGaAs・MES・FETにあ
っては、前記バッファ層とキャリア濃度の低い能動層と
の界面部分に不純物濃度の高い高不純物濃度領域が生
じ、この高不純物濃度領域がFETのチャネル層として使
用されることから、gmが増大し、FETの雑音指数や電力
利得等のFET特性が向上する。また、ゲート電極は前記
不純物濃度の高い領域の上方に一定厚さで拡がる不純物
濃度の低い領域上に設けられるようになっていることか
ら、リセスエッチングがばらついても、ゲート電極は一
定のキャリア濃度領域に接するため、常に安定して所定
のショットキー耐圧が得られる。また、このGaAs・MES
・FETにあっては、バッファ層と能動層はpn接合とな
り、動作時にはこのpn接合部分は逆バイアスされるた
め、前記バッファ層内を流れる漏れ電流の発生は少なく
なり、遮断周波数や相互コンダクタンス等のFET特性が
向上する。さらに、このGaAs・MES・FETにあっては、空
乏層は高濃度層の厚さ全長を越えて拡がるとともに、低
濃度層内にも拡がり、かつ低濃度層ではその厚さ方向
に、低濃度故に深く拡がるため、空乏層の厚さが従来に
比較して厚くなり、容量Cgsが低くなる。
っては、前記バッファ層とキャリア濃度の低い能動層と
の界面部分に不純物濃度の高い高不純物濃度領域が生
じ、この高不純物濃度領域がFETのチャネル層として使
用されることから、gmが増大し、FETの雑音指数や電力
利得等のFET特性が向上する。また、ゲート電極は前記
不純物濃度の高い領域の上方に一定厚さで拡がる不純物
濃度の低い領域上に設けられるようになっていることか
ら、リセスエッチングがばらついても、ゲート電極は一
定のキャリア濃度領域に接するため、常に安定して所定
のショットキー耐圧が得られる。また、このGaAs・MES
・FETにあっては、バッファ層と能動層はpn接合とな
り、動作時にはこのpn接合部分は逆バイアスされるた
め、前記バッファ層内を流れる漏れ電流の発生は少なく
なり、遮断周波数や相互コンダクタンス等のFET特性が
向上する。さらに、このGaAs・MES・FETにあっては、空
乏層は高濃度層の厚さ全長を越えて拡がるとともに、低
濃度層内にも拡がり、かつ低濃度層ではその厚さ方向
に、低濃度故に深く拡がるため、空乏層の厚さが従来に
比較して厚くなり、容量Cgsが低くなる。
以下図面を参照して本発明の一実施例について説明す
る。
る。
第１図は本発明の一実施例によるGaAs・MES・FETの要
部を示す模式的断面図、第２図〜第５図は同じくGaAs・
MES・FETチップ製造を示す図であって、第２図はエピタ
キシャル成長およびメサエッチングが施されたウエハの
断面図、第３図はソース電極およびドレイン電極形成後
のウエハの断面図、第４図はゲート電極が形成されたウ
エハを示す断面図、第５図は製造されたGaAs・MES・FET
チップを示す断面図、第６図は同じくエピタキシャル層
のキャリアプロファイルを示すグラフ、第７図は同じく
pn接合における空乏層の拡がり状態を示す模式図であ
る。
部を示す模式的断面図、第２図〜第５図は同じくGaAs・
MES・FETチップ製造を示す図であって、第２図はエピタ
キシャル成長およびメサエッチングが施されたウエハの
断面図、第３図はソース電極およびドレイン電極形成後
のウエハの断面図、第４図はゲート電極が形成されたウ
エハを示す断面図、第５図は製造されたGaAs・MES・FET
チップを示す断面図、第６図は同じくエピタキシャル層
のキャリアプロファイルを示すグラフ、第７図は同じく
pn接合における空乏層の拡がり状態を示す模式図であ
る。
この実施例のGaAs・MES・FETチップ（以下、単にチッ
プと称す。）１は、第１図および第５図に示されるよう
に、ソース電極２とドレイン電極３との間に一本のゲー
ト電極４を設けたシングル・ゲート構造となっている。
チップ１は半絶縁性GaAs基板５と、この主面に形成され
た二層構造のｐ形のバッファ層６と、このバッファ層６
上に形成された厚さ0.2μｍのｎ形の能動層７と、この
能動層７の両側部上にそれぞれ設けられた厚さ0.25μｍ
のn+形のオーミックコンタクト層８とからなっている。
前記オーミックコンタクト層８上には別々にソース電極
２およびドレイン電極３が設けられている。また、これ
らソース電極２とドレイン電極３との間の能動層７上、
厳密に言えば、リセスエッチングされて形成されたリセ
ス９の底には、ゲート電極４が設けられている。
プと称す。）１は、第１図および第５図に示されるよう
に、ソース電極２とドレイン電極３との間に一本のゲー
ト電極４を設けたシングル・ゲート構造となっている。
チップ１は半絶縁性GaAs基板５と、この主面に形成され
た二層構造のｐ形のバッファ層６と、このバッファ層６
上に形成された厚さ0.2μｍのｎ形の能動層７と、この
能動層７の両側部上にそれぞれ設けられた厚さ0.25μｍ
のn+形のオーミックコンタクト層８とからなっている。
前記オーミックコンタクト層８上には別々にソース電極
２およびドレイン電極３が設けられている。また、これ
らソース電極２とドレイン電極３との間の能動層７上、
厳密に言えば、リセスエッチングされて形成されたリセ
ス９の底には、ゲート電極４が設けられている。
また、このチップ１にあっては、これが本発明の特徴
の一つであるが、前記バッファ層６と能動層７との界面
能動層側に、説明の便宜上破線で示すように、高不純物
濃度領域10が設けられている。前記能動層７はそのキャ
リア濃度が、４×1017cm-3程度となっているが、この高
不純物濃度領域10は最高値で６〜８×1017cm-3となって
いる。したがって、能動層７のキャリア濃度向上によっ
て、相互コンダクタンス（gm）が高くなる。
の一つであるが、前記バッファ層６と能動層７との界面
能動層側に、説明の便宜上破線で示すように、高不純物
濃度領域10が設けられている。前記能動層７はそのキャ
リア濃度が、４×1017cm-3程度となっているが、この高
不純物濃度領域10は最高値で６〜８×1017cm-3となって
いる。したがって、能動層７のキャリア濃度向上によっ
て、相互コンダクタンス（gm）が高くなる。
また、前記高不純物濃度領域10の厚さは0.05μｍにも
満たない薄い層である。したがって、前記ゲート電極４
はキャリア濃度の低い領域に接しているため、所望のシ
ョットキー接合が得られる。
満たない薄い層である。したがって、前記ゲート電極４
はキャリア濃度の低い領域に接しているため、所望のシ
ョットキー接合が得られる。
また、前記オーミックコンタクト層８のキャリア濃度
は、２×1018cm-3となるため、ソース電極２およびドレ
イン電極３とのオーミックコンタクト性も向上する。
は、２×1018cm-3となるため、ソース電極２およびドレ
イン電極３とのオーミックコンタクト性も向上する。
なお、前記各層のキャリアプロファイルは、第６図に
示されるようになる。
示されるようになる。
一方、前記バッファ層６は、下層が不純物濃度が、た
とえば１〜５×10-5cm-3以下と低い低濃度層6aとなると
ともに、上層が不純物濃度が〜１×10-6cm-3以上となる
高濃度層6bとからなっている。また、このFETにあって
は、前記バッファ層６がｐ形，能動層７がｎ形となって
いることから、両者間にはpn接合が形成されることにな
る。したがって、FET動作時には、このpn接合部分は逆
バイアスされるため、第７図に示されるように、その界
面部分には、空乏層11が拡がる。この空乏層11は、これ
が本発明の特徴の他の一つであるが、前記能動層７と接
する高濃度層6bを越えて、下層の低濃度層6aにまで延在
する。すなわち、前記高濃度層6bは、第７図に示される
ように、前記FET動作時高濃度層6bが本来拡がる深さ
（厚さ）ｌよりも薄い厚さｂにあらかじめ設定される。
したがって、同図のハッチングで示される空乏層11は、
前記高濃度層6bを越えて下層の厚さａとなる低濃度層6a
の途中にまで拡がる。この場合、低濃度層6aの不純物濃
度は前記高濃度層6bよりも一桁も低いことから、低濃度
層6a内での空乏層11の拡がる率、すなわち、拡がる長さ
は、高濃度層6bのｃに対応する長さ以上に長くｅとな
り、同図で示すように、ｌを越えてｄと深くなる。この
結果、ゲートとソース間の容量Cgsは、空乏層11の厚さ
が厚くなることから小さくなる。また、前記バッファ層
６の厚さは、薄すぎると結晶性が悪くなり、電子のモビ
リティが低下することから少なくとも0.5μｍ以上は必
要である。たとえば、前記低濃度層6aの厚さは0.3μ
ｍ、前記高濃度層6bの厚さは0.2μｍとなっている。
とえば１〜５×10-5cm-3以下と低い低濃度層6aとなると
ともに、上層が不純物濃度が〜１×10-6cm-3以上となる
高濃度層6bとからなっている。また、このFETにあって
は、前記バッファ層６がｐ形，能動層７がｎ形となって
いることから、両者間にはpn接合が形成されることにな
る。したがって、FET動作時には、このpn接合部分は逆
バイアスされるため、第７図に示されるように、その界
面部分には、空乏層11が拡がる。この空乏層11は、これ
が本発明の特徴の他の一つであるが、前記能動層７と接
する高濃度層6bを越えて、下層の低濃度層6aにまで延在
する。すなわち、前記高濃度層6bは、第７図に示される
ように、前記FET動作時高濃度層6bが本来拡がる深さ
（厚さ）ｌよりも薄い厚さｂにあらかじめ設定される。
したがって、同図のハッチングで示される空乏層11は、
前記高濃度層6bを越えて下層の厚さａとなる低濃度層6a
の途中にまで拡がる。この場合、低濃度層6aの不純物濃
度は前記高濃度層6bよりも一桁も低いことから、低濃度
層6a内での空乏層11の拡がる率、すなわち、拡がる長さ
は、高濃度層6bのｃに対応する長さ以上に長くｅとな
り、同図で示すように、ｌを越えてｄと深くなる。この
結果、ゲートとソース間の容量Cgsは、空乏層11の厚さ
が厚くなることから小さくなる。また、前記バッファ層
６の厚さは、薄すぎると結晶性が悪くなり、電子のモビ
リティが低下することから少なくとも0.5μｍ以上は必
要である。たとえば、前記低濃度層6aの厚さは0.3μ
ｍ、前記高濃度層6bの厚さは0.2μｍとなっている。
なお、第５図における12,13は絶縁膜である。
つぎに、このようなチップ１の製造について説明す
る。
る。
最初に第２図に示されるように、化合物半導体薄板
（ウエハ）14が用意される。このウエハ14は半絶縁性Ga
As基板５からなっているとともに、ウエハ14の主面に
は、厚さが0.3μｍのp-形の低濃度層6aおよびこの低濃
度層6a上に積層された0.2μｍの厚さのp+形の高濃度層6
bとからなるバッファ層６と、このバッファ層６上に設
けられた厚さが0.2μｍのｎ形の能動層７と、この能動
層７上に設けられた厚さが0.25μｍのn+形のオーミック
コンタクト層８がそれぞれ設けられている。
（ウエハ）14が用意される。このウエハ14は半絶縁性Ga
As基板５からなっているとともに、ウエハ14の主面に
は、厚さが0.3μｍのp-形の低濃度層6aおよびこの低濃
度層6a上に積層された0.2μｍの厚さのp+形の高濃度層6
bとからなるバッファ層６と、このバッファ層６上に設
けられた厚さが0.2μｍのｎ形の能動層７と、この能動
層７上に設けられた厚さが0.25μｍのn+形のオーミック
コンタクト層８がそれぞれ設けられている。
前記各層は、エピタキシャル成長によって連続的に形
成される。すなわち、ウエハ14は、エピタキシャル装置
の処理室内において、たとえば、水素（H2），アルシン
（AsH3），トリメチルガリウム（TMG），ジシラン（Si2
H6）等からなる処理ガスの供給を受けて各層が形成され
る。
成される。すなわち、ウエハ14は、エピタキシャル装置
の処理室内において、たとえば、水素（H2），アルシン
（AsH3），トリメチルガリウム（TMG），ジシラン（Si2
H6）等からなる処理ガスの供給を受けて各層が形成され
る。
前記低濃度層6aおよび高濃度層6bの形成の処理は、処
理ガスとしてH2,AsH3,TMGが用いられ、Ｖ族とIII族との
比（V/III）を変形させることにより、p-層,p+層が形成
されることとなる。一般には、コントロール性の良好な
Ｖ族のアルシンの量を制御する。前記低濃度層6aの場合
には、AsH3の供給量を多くして、V/IIIを大とし、キャ
リア濃度が１〜５×1015cm-3程度となる厚さ0.3μｍのp
-層の低濃度層6aを形成する。また、前記高濃度層6bの
場合には、AsH3の供給量を少なくして、V/IIIを小と
し、キャリア濃度が〜１×10-6cm-3程度となる厚さ0.2
μｍのp+層の高濃度層6bを形成する。なお、この際、低
濃度層6aと高濃度層6bとの厚さ関係は容量低減のため
に、前述のように、第７図に示される関係とする。すな
わち、前記高濃度層6bの厚さは、第７図に示されるよう
に、FET動作時、pn接合部分に発生する空乏層11の高濃
度層6b状態の拡がり長さｌよりもｃだけ薄いｂと設定さ
れる。これは、空乏層11が拡がった際、空乏層11が高濃
度層6bを越えて低濃度層6a内に迄拡がるようにするため
である。低濃度層6a内での空乏層11の拡がりは、低濃度
層6aの不純物濃度が低いことから、高濃度層6bの拡がり
率よりも遥かに大きく拡がるため、結果として、空乏層
11の厚さは厚くなる。
理ガスとしてH2,AsH3,TMGが用いられ、Ｖ族とIII族との
比（V/III）を変形させることにより、p-層,p+層が形成
されることとなる。一般には、コントロール性の良好な
Ｖ族のアルシンの量を制御する。前記低濃度層6aの場合
には、AsH3の供給量を多くして、V/IIIを大とし、キャ
リア濃度が１〜５×1015cm-3程度となる厚さ0.3μｍのp
-層の低濃度層6aを形成する。また、前記高濃度層6bの
場合には、AsH3の供給量を少なくして、V/IIIを小と
し、キャリア濃度が〜１×10-6cm-3程度となる厚さ0.2
μｍのp+層の高濃度層6bを形成する。なお、この際、低
濃度層6aと高濃度層6bとの厚さ関係は容量低減のため
に、前述のように、第７図に示される関係とする。すな
わち、前記高濃度層6bの厚さは、第７図に示されるよう
に、FET動作時、pn接合部分に発生する空乏層11の高濃
度層6b状態の拡がり長さｌよりもｃだけ薄いｂと設定さ
れる。これは、空乏層11が拡がった際、空乏層11が高濃
度層6bを越えて低濃度層6a内に迄拡がるようにするため
である。低濃度層6a内での空乏層11の拡がりは、低濃度
層6aの不純物濃度が低いことから、高濃度層6bの拡がり
率よりも遥かに大きく拡がるため、結果として、空乏層
11の厚さは厚くなる。
つぎに、TMGの供給を停止してSi2H6を供給して、前記
高濃度層6bの表面にシリコンを吸着させる。
高濃度層6bの表面にシリコンを吸着させる。
その後、TMGを追加供給してn-形の能動層７を形成す
る。この際、Si2H6の供給量は、前記バッファ層６を形
成するときに比較して少なくする。
る。この際、Si2H6の供給量は、前記バッファ層６を形
成するときに比較して少なくする。
つぎに、Si2H6の供給量を、前記バッファ層６を形成
するときよりも多くして、n+形のオーミックコンタクト
層８を形成する。
するときよりも多くして、n+形のオーミックコンタクト
層８を形成する。
このような方法によれば、前記高濃度層6b上に多量に
シリコンを吸着させた後TMGを供給することにより、能
動層７形成時に、高濃度層6bと能動層７との界面部分に
厚さが0.05μｍに満たない極めて薄いキャリア濃度が高
い高不純物濃度領域10が形成されることとなり、第６図
に示すようなキャリアプロファイルを得ることができる
ようになる。
シリコンを吸着させた後TMGを供給することにより、能
動層７形成時に、高濃度層6bと能動層７との界面部分に
厚さが0.05μｍに満たない極めて薄いキャリア濃度が高
い高不純物濃度領域10が形成されることとなり、第６図
に示すようなキャリアプロファイルを得ることができる
ようになる。
前述のようなキャリアプロファイルを形成する他の方
法としては、前記方法における高濃度層6b形成後、H2,A
sH3,Si2H6を供給する際、Si2H6を短時間多量に供給し、
その後、Si2H6を小量にするとともにTMGを供給して能動
層７を形成するようにすれば、高濃度層6bとの界面に高
不純物濃度領域10を形成することができ、第６図に示さ
れるようなキャリアプロファイルを得ることができる。
この場合は、前記高不純物濃度領域10は層状となるが、
その厚さは0.05μｍにも満たなく薄い。したがって、い
ずれの場合でも、後述するゲート電極４はキャリア濃度
が一定となる領域に接するように形成されることとな
る。
法としては、前記方法における高濃度層6b形成後、H2,A
sH3,Si2H6を供給する際、Si2H6を短時間多量に供給し、
その後、Si2H6を小量にするとともにTMGを供給して能動
層７を形成するようにすれば、高濃度層6bとの界面に高
不純物濃度領域10を形成することができ、第６図に示さ
れるようなキャリアプロファイルを得ることができる。
この場合は、前記高不純物濃度領域10は層状となるが、
その厚さは0.05μｍにも満たなく薄い。したがって、い
ずれの場合でも、後述するゲート電極４はキャリア濃度
が一定となる領域に接するように形成されることとな
る。
一方、前記ウエハ14の主面には、各MES・FETが形成さ
れる各領域の周縁に対応される部分にメサエッチ溝15が
設けられる。
れる各領域の周縁に対応される部分にメサエッチ溝15が
設けられる。
つぎに、第３図で示されるように、このウエハ14の主
面は、常用のホトリソグラフィによって、ソース電極２
およびドレイン電極３の形成領域を除いてSiO2膜のよう
な絶縁膜10が設けられるとともに、蒸着，リフトオフ法
によってソース電極２およびドレイン電極３が形成され
る。この両電極は共に同一構成となり、たとえば、下層
が厚さ1300ÅのAuGe層，そのAuGe層上に形成された厚さ
300ÅのNi層,Ni層上に形成された厚さ4500Åの最上層の
Au層と、からなっている。
面は、常用のホトリソグラフィによって、ソース電極２
およびドレイン電極３の形成領域を除いてSiO2膜のよう
な絶縁膜10が設けられるとともに、蒸着，リフトオフ法
によってソース電極２およびドレイン電極３が形成され
る。この両電極は共に同一構成となり、たとえば、下層
が厚さ1300ÅのAuGe層，そのAuGe層上に形成された厚さ
300ÅのNi層,Ni層上に形成された厚さ4500Åの最上層の
Au層と、からなっている。
つぎに、ウエハ14の主面のゲート電極４を形成する領
域を除いて図示しないホトレジスト膜が常用のホトリソ
グラフィによって形成されるとともに、このホトレジス
ト膜をマスクとして前記絶縁膜12がエッチングされる。
また、このホトレジスト膜をマスクとして、第４図に示
されるように、露出したオーミックコンタクト層８は除
去されるとともに、下層の能動層７は所望深さまでリセ
スエッチングされる。この結果、能動層７には底が平坦
な溝（リセス）９が形成される。さらに、前記ウエハ14
の主面全域には、たとえば、アルミニウムが蒸着される
とともに、前記ホトレジスト膜が除去される。このアル
ミニウムの蒸着およびホトレジスト膜の除去によるリフ
トオフ法によって、ゲート電極４がリセス９上に形成さ
れる。
域を除いて図示しないホトレジスト膜が常用のホトリソ
グラフィによって形成されるとともに、このホトレジス
ト膜をマスクとして前記絶縁膜12がエッチングされる。
また、このホトレジスト膜をマスクとして、第４図に示
されるように、露出したオーミックコンタクト層８は除
去されるとともに、下層の能動層７は所望深さまでリセ
スエッチングされる。この結果、能動層７には底が平坦
な溝（リセス）９が形成される。さらに、前記ウエハ14
の主面全域には、たとえば、アルミニウムが蒸着される
とともに、前記ホトレジスト膜が除去される。このアル
ミニウムの蒸着およびホトレジスト膜の除去によるリフ
トオフ法によって、ゲート電極４がリセス９上に形成さ
れる。
つぎに、ウエハ14の主面にはパッシベーション膜が設
けられる。すなわち、ウエハ14の主面全域にはナイトラ
イド膜（SiN）のような絶縁膜13が形成されるととも
に、常用のホトリソグラフィによって、第５図に示され
るように、ソース電極２及びドレイン電極３ならびに図
示しないゲート電極４の給電点（ボンディングパッド）
を形成する部分の絶縁膜11が除去され、各電極のボンデ
ィングパッド16が形成される。また、ウエハ14は格子状
に分断され、第５図に示すようなチップ１が製造され
る。
けられる。すなわち、ウエハ14の主面全域にはナイトラ
イド膜（SiN）のような絶縁膜13が形成されるととも
に、常用のホトリソグラフィによって、第５図に示され
るように、ソース電極２及びドレイン電極３ならびに図
示しないゲート電極４の給電点（ボンディングパッド）
を形成する部分の絶縁膜11が除去され、各電極のボンデ
ィングパッド16が形成される。また、ウエハ14は格子状
に分断され、第５図に示すようなチップ１が製造され
る。
このようなチップ１は支持板に固定されるとともに、
各ボンディングパッド16と外部端子となるリードの内端
とがワイヤによって接続され、さらにレジンパッケージ
又はセラミックパッケージに封止されて電界効果トラン
ジスタ単体として使用される。
各ボンディングパッド16と外部端子となるリードの内端
とがワイヤによって接続され、さらにレジンパッケージ
又はセラミックパッケージに封止されて電界効果トラン
ジスタ単体として使用される。
このような実施例によれば、つぎのような効果が得ら
れる。
れる。
（１）本発明によって製造されたGaAs・MES・FETは、能
動層の下部はキャリア濃度が高いことから、相互コンダ
クタンス（gm）が高くなり、雑音指数（NF）や電力利得
（PG）等のFET特性の向上が達成できるという効果が得
られる。
動層の下部はキャリア濃度が高いことから、相互コンダ
クタンス（gm）が高くなり、雑音指数（NF）や電力利得
（PG）等のFET特性の向上が達成できるという効果が得
られる。
（２）本発明の製造方法によれば、前記高不純物濃度領
域はエピタキシャル成長時の反応ガスの供給調整で高精
度にかつ再現性良く形成できるという効果が得られる。
域はエピタキシャル成長時の反応ガスの供給調整で高精
度にかつ再現性良く形成できるという効果が得られる。
（３）上記（１）により、本発明のGaAs・MES・FETにあ
っては、キャリア濃度はバッファ層との界面部分であ
り、ゲート電極に接触する能動層部分は、キャリア濃度
が低いため、ショットキー耐圧が高いという効果が得ら
れる。
っては、キャリア濃度はバッファ層との界面部分であ
り、ゲート電極に接触する能動層部分は、キャリア濃度
が低いため、ショットキー耐圧が高いという効果が得ら
れる。
（４）上記（３）により、本発明にあっては、ゲート電
極が載置形成される能動層部分は、一定の深さ（厚さ）
に亘って、一定の低濃度層となっているため、リセスエ
ッチングバラツキがあっても、ショットキー耐圧は常に
一定領域値となるという効果が得られる。
極が載置形成される能動層部分は、一定の深さ（厚さ）
に亘って、一定の低濃度層となっているため、リセスエ
ッチングバラツキがあっても、ショットキー耐圧は常に
一定領域値となるという効果が得られる。
（５）本発明のGaAs・MES・FETにあっては、能動層とバ
ッファ層との界面にはpn接合が形成されるため、逆バイ
アス時、バッファ層内を流れる漏れ電流の発生は少ない
という効果が得られる。
ッファ層との界面にはpn接合が形成されるため、逆バイ
アス時、バッファ層内を流れる漏れ電流の発生は少ない
という効果が得られる。
（６）上記（５）により、本発明のGaAs・MES・FETは、
遮断周波数が大きくなることから相互コンダクタンス，
ドレインコンダクタンス等が高くなり、FET特性が向上
するという効果が得られる。
遮断周波数が大きくなることから相互コンダクタンス，
ドレインコンダクタンス等が高くなり、FET特性が向上
するという効果が得られる。
（７）本発明のGaAs・MES・FETにあっては、バッファ層
と能動層とは相互に逆導電型となるとともに、バッファ
層は低濃度層と高濃度層とからなっていて、pn接合に逆
バイアスが掛かって空乏層が拡がった際、空乏層は高濃
度層は勿論のこと低濃度層に亘って拡がるため、空乏層
の厚さが従来よりも厚くなり、容量Cgsが小さくなると
いう効果が得られる。
と能動層とは相互に逆導電型となるとともに、バッファ
層は低濃度層と高濃度層とからなっていて、pn接合に逆
バイアスが掛かって空乏層が拡がった際、空乏層は高濃
度層は勿論のこと低濃度層に亘って拡がるため、空乏層
の厚さが従来よりも厚くなり、容量Cgsが小さくなると
いう効果が得られる。
（８）上記（１）〜（７）により、本発明によれば、FE
T特性が優れかつ信頼度が高いFETを安価に提供すること
ができるという相乗効果が得られる。
T特性が優れかつ信頼度が高いFETを安価に提供すること
ができるという相乗効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、バッファ層
は２層以上の多層あるいは単層構造でもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、バッファ層
は２層以上の多層あるいは単層構造でもよい。
以上の説明では主として本発明によってなされた発明
をその背景となった利用分野であるGaAs・MES・FETの製
造技術に適用した場合について説明したが、それに限定
されるものではなく、たとえば、GaAsIC等の製造技術な
どに適用できる。
をその背景となった利用分野であるGaAs・MES・FETの製
造技術に適用した場合について説明したが、それに限定
されるものではなく、たとえば、GaAsIC等の製造技術な
どに適用できる。
本発明は少なくともGaAs等の化合物半導体装置の製造
技術には適用できる。
技術には適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、本発明のGaAs・MES・FETにあっては、バッ
ファ層とキャリア濃度が低い能動層との界面部分に不純
物濃度の高い領域を設けて、この高不純物濃度領域をFE
Tのチャネル層として使用することから、gmが増大し、F
ETの雑音指数や電力利得等のFET特性が向上する。ま
た、このFETにあっては、ゲート電極はキャリア濃度の
低い領域上に設けられ、リセスエッチングがばらついて
も、常に安定して所定のショットキー耐圧が得られる。
また、このFETにあっては、バッファ層と能動層はpn接
合となり、動作時にはこのpn接合部分は逆バイアスされ
るため、前記バッファ層内を流れる漏れ電流の発生は少
なく、遮断周波数や相互コンダクタンス等のFET特性が
向上する。さらに、このFETにあっては、空乏層は高濃
度層の厚さ全長を越えて拡がるとともに、低濃度層内に
も拡がり、かつ低濃度層ではその厚さ方向に、低濃度故
に深く拡がるため、空乏層の厚さが従来に比較して厚く
なることから、容量Cgsが低くなる。
ファ層とキャリア濃度が低い能動層との界面部分に不純
物濃度の高い領域を設けて、この高不純物濃度領域をFE
Tのチャネル層として使用することから、gmが増大し、F
ETの雑音指数や電力利得等のFET特性が向上する。ま
た、このFETにあっては、ゲート電極はキャリア濃度の
低い領域上に設けられ、リセスエッチングがばらついて
も、常に安定して所定のショットキー耐圧が得られる。
また、このFETにあっては、バッファ層と能動層はpn接
合となり、動作時にはこのpn接合部分は逆バイアスされ
るため、前記バッファ層内を流れる漏れ電流の発生は少
なく、遮断周波数や相互コンダクタンス等のFET特性が
向上する。さらに、このFETにあっては、空乏層は高濃
度層の厚さ全長を越えて拡がるとともに、低濃度層内に
も拡がり、かつ低濃度層ではその厚さ方向に、低濃度故
に深く拡がるため、空乏層の厚さが従来に比較して厚く
なることから、容量Cgsが低くなる。
第１図は本発明の一実施例によるGaAs・MES・FETの要部
を示す模式的断面図、 第２図は同じくGaAs・MES・FETチップの製造におけるエ
ピタキシャル成長等が施されたウエハの断面図、 第３図は同じくソース電極およびドレイン電極形成後の
ウエハの断面図、 第４図は同じくゲート電極が形成されたウエハを示す断
面図、 第５図は同じく製造されたGaAs・MES・FETチップを示す
断面図、 第６図は同じくエピタキシャル層のキャリアプロファイ
ルを示すグラフ、 第７図は同じくpn接合における空乏層の拡がり状態を示
す模式図である。 １……チップ（GaAs・MES・FETチップ）、２……ソース
電極、３……ドレイン電極、４……ゲート電極、５……
半絶縁性GaAs基板、６……バッファ層、6a……低濃度
層、6b……高濃度層、７……能動層、８……オーミック
コンタクト層、９……リセス、10……高不純物濃度領
域、11……空乏層、12,13……絶縁膜、14……ウエハ
（化合物半導体基板）、15……メサエッチ溝、16……ボ
ンディングパッド。
を示す模式的断面図、 第２図は同じくGaAs・MES・FETチップの製造におけるエ
ピタキシャル成長等が施されたウエハの断面図、 第３図は同じくソース電極およびドレイン電極形成後の
ウエハの断面図、 第４図は同じくゲート電極が形成されたウエハを示す断
面図、 第５図は同じく製造されたGaAs・MES・FETチップを示す
断面図、 第６図は同じくエピタキシャル層のキャリアプロファイ
ルを示すグラフ、 第７図は同じくpn接合における空乏層の拡がり状態を示
す模式図である。 １……チップ（GaAs・MES・FETチップ）、２……ソース
電極、３……ドレイン電極、４……ゲート電極、５……
半絶縁性GaAs基板、６……バッファ層、6a……低濃度
層、6b……高濃度層、７……能動層、８……オーミック
コンタクト層、９……リセス、10……高不純物濃度領
域、11……空乏層、12,13……絶縁膜、14……ウエハ
（化合物半導体基板）、15……メサエッチ溝、16……ボ
ンディングパッド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 譲 高崎市西横手町111番地 株式会社日立 製作所高崎工場内 (72)発明者 栃久保 浩夫 高崎市西横手町111番地 株式会社日立 製作所高崎工場内
Claims (4)
- 【請求項１】半絶縁性基板と、この半絶縁性基板の主面
に形成されたバッファ層と、このバッファ層上に形成さ
れた能動層と、を有しかつこの能動層に電界効果トラン
ジスタが形成されてなる化合物半導体装置であって、前
記バッファ層と前記能動層との界面には、高不純物濃度
領域が設けられていることを特徴とする化合物半導体装
置。 - 【請求項２】前記バッファ層と能動層とは相互に逆導電
型となっていることを特徴とする特許請求の範囲第１項
記載の化合物半導体装置。 - 【請求項３】前記バッファ層は下層がp-形層となるとと
もに、上層がp+形層となっていることを特徴とする特許
請求の範囲第１項記載の化合物半導体装置。 - 【請求項４】半絶縁性基板の主面にバッファ層を形成す
る工程と、前記バッファ層上に能動層を形成する工程と
を有する化合物半導体装置の製造方法であって、前記バ
ッファ層の表面に不純物を高濃度に吸着させる工程と、
前記バッファ層上に能動層を成長させる工程と、を有す
ることを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3553087A JP2515777B2 (ja) | 1987-02-20 | 1987-02-20 | 化合物半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3553087A JP2515777B2 (ja) | 1987-02-20 | 1987-02-20 | 化合物半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204659A JPS63204659A (ja) | 1988-08-24 |
| JP2515777B2 true JP2515777B2 (ja) | 1996-07-10 |
Family
ID=12444289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3553087A Expired - Fee Related JP2515777B2 (ja) | 1987-02-20 | 1987-02-20 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515777B2 (ja) |
-
1987
- 1987-02-20 JP JP3553087A patent/JP2515777B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204659A (ja) | 1988-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |