JPH0648837Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0648837Y2 JPH0648837Y2 JP14446286U JP14446286U JPH0648837Y2 JP H0648837 Y2 JPH0648837 Y2 JP H0648837Y2 JP 14446286 U JP14446286 U JP 14446286U JP 14446286 U JP14446286 U JP 14446286U JP H0648837 Y2 JPH0648837 Y2 JP H0648837Y2
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- JP
- Japan
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- gate
- transistor
- field effect
- semiconductor device
- effect transistor
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- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、半導体装置（特に化合物半導体装置）の耐サ
ージ性を高めるために、半導体装置と一緒に形成するト
ランジスタに関するものである。
ージ性を高めるために、半導体装置と一緒に形成するト
ランジスタに関するものである。
（ロ）従来の技術 化合物半導体装置、例えばガリウム−ヒ素電界効果トラ
ンジスタ（以下GaAs MESFETという。）は、低雑音、高
利得など優れた特性をもつマイクロ波帯増幅素子として
実用化が盛んにすすめられている。しかしながら、GaAs
MESFETはゲートがショットキ接合のためゲート・ソー
ス間、ゲート・ドレイン間にサージエネルギが加わった
場合に、ショットキ接合が破壊されやすい。従って最近
ではGaAsを用いてGaAs MESFETと保護ダイオードをモノ
リシック集積化するなどの対策がなされている（例えば
信学技報SSD82−132,75頁乃至79頁が詳しい。）。
ンジスタ（以下GaAs MESFETという。）は、低雑音、高
利得など優れた特性をもつマイクロ波帯増幅素子として
実用化が盛んにすすめられている。しかしながら、GaAs
MESFETはゲートがショットキ接合のためゲート・ソー
ス間、ゲート・ドレイン間にサージエネルギが加わった
場合に、ショットキ接合が破壊されやすい。従って最近
ではGaAsを用いてGaAs MESFETと保護ダイオードをモノ
リシック集積化するなどの対策がなされている（例えば
信学技報SSD82−132,75頁乃至79頁が詳しい。）。
ところで前述した保護ダイオードとしては一般に第７図
に示す如く、GaAs基板（32）にイオン注入等で形成され
たＮ型の拡散領域（33）と、前記Ｎ型の拡散領域（33）
の一部と接合するように形成されたP+型の拡散領域（3
4）とにより構成され、GaAs MESFETのゲート・ソース間
に接続された形でモノリシック集積化されていた。
に示す如く、GaAs基板（32）にイオン注入等で形成され
たＮ型の拡散領域（33）と、前記Ｎ型の拡散領域（33）
の一部と接合するように形成されたP+型の拡散領域（3
4）とにより構成され、GaAs MESFETのゲート・ソース間
に接続された形でモノリシック集積化されていた。
（ハ）考案が解決しようとする問題点 斯上の如き構成の保護ダイオード（31）に於いて、P+N
接合のうちP+型の拡散領域（34）の底面の一部とＮ型の
拡散領域（33）で形成されている部分の面積が大きいた
めに寄生容量が増加し雑音指数（NF）を大幅に劣化させ
る原因となっていた。
接合のうちP+型の拡散領域（34）の底面の一部とＮ型の
拡散領域（33）で形成されている部分の面積が大きいた
めに寄生容量が増加し雑音指数（NF）を大幅に劣化させ
る原因となっていた。
また夫々の拡散領域（33）（34）をイオン注入する際マ
スクの合わせ精度によりP+Nの接合が形成されなかった
り、また重畳部が大きくなり更に容量を大きくしたりす
るためマスクの合わせ精度を向上させなくてはならなか
った。
スクの合わせ精度によりP+Nの接合が形成されなかった
り、また重畳部が大きくなり更に容量を大きくしたりす
るためマスクの合わせ精度を向上させなくてはならなか
った。
更には保護ダイオードを並列に接続するために全てのサ
ージを保護ダイオードを介して流す事が困難であった。
ージを保護ダイオードを介して流す事が困難であった。
（ニ）問題点を解決するための手段 本考案は上述の問題点に鑑みてなされ、少なくとも半導
体基板（２）上に形成されるトランジスタ（10）と該ト
ランジスタ（10）に接続される保護用電界効果トランジ
スタ（１）とを具備する半導体装置に於いて、前記保護
用電界効果トランジスタ（１）のソース・ドレイン
（５）（６）は前記トランジスタ（10）のゲートまたは
ベースの電流通路（12）間に直列に接続され、更にイオ
ン注入法により形成された前記保護用電界効果トランジ
スタのゲート領域（４）が前記トランジスタのソースま
たはエミッタに接続されることで解決するものである。
体基板（２）上に形成されるトランジスタ（10）と該ト
ランジスタ（10）に接続される保護用電界効果トランジ
スタ（１）とを具備する半導体装置に於いて、前記保護
用電界効果トランジスタ（１）のソース・ドレイン
（５）（６）は前記トランジスタ（10）のゲートまたは
ベースの電流通路（12）間に直列に接続され、更にイオ
ン注入法により形成された前記保護用電界効果トランジ
スタのゲート領域（４）が前記トランジスタのソースま
たはエミッタに接続されることで解決するものである。
（ホ）作用 本考案は前記接合型電界効果トランジスタをトランジス
タの保護として使用し、寄生容量の生じるゲート領域
（４）はゲート長を小さくする事で寄生容量を減らすこ
とができる。
タの保護として使用し、寄生容量の生じるゲート領域
（４）はゲート長を小さくする事で寄生容量を減らすこ
とができる。
またゲート領域（４）のマスク合わせは従来のダイオー
ドの如く重畳部が無いため、マスク合わせ精度を必要と
しないため非常に容易に形成できる。
ドの如く重畳部が無いため、マスク合わせ精度を必要と
しないため非常に容易に形成できる。
更にはゲート電流径路は必ず接合型電界効果トランジス
タ（１）のゲート領域（４）の直下を通っているため、
全んどのサージは電界効果トランジスタ（１）のゲート
（４）を介して流すことが可能となる。
タ（１）のゲート領域（４）の直下を通っているため、
全んどのサージは電界効果トランジスタ（１）のゲート
（４）を介して流すことが可能となる。
（ヘ）実施例 以下に本考案の半導体装置の実施例を説明する。またこ
こでは化合物半導体装置を例にして一実施例を説明して
ゆき、通常のシリコン基板を用いた半導体装置等の場合
は省略する。
こでは化合物半導体装置を例にして一実施例を説明して
ゆき、通常のシリコン基板を用いた半導体装置等の場合
は省略する。
第１図および第２図は本考案による半導体装置の一部で
あるＰチャンネルの保護用接合型電界効果トランジスタ
（１）の平面図および断面図であり、第３図に示したｎ
チャンネルGaAs MESFETに接続された保護用トランジス
タを示すものである。
あるＰチャンネルの保護用接合型電界効果トランジスタ
（１）の平面図および断面図であり、第３図に示したｎ
チャンネルGaAs MESFETに接続された保護用トランジス
タを示すものである。
先ず第２図に示す如く、化合物半導体基板（２）、例え
ば半絶縁性GaAs基板（２）と、該GaAs基板（２）内にイ
オン注入法により形成されるＰ型の拡散領域（３）とが
ある。
ば半絶縁性GaAs基板（２）と、該GaAs基板（２）内にイ
オン注入法により形成されるＰ型の拡散領域（３）とが
ある。
ここではGaAs基板（２）上に例えばCVD法等によりシリ
コン酸化膜（図面上では省略する。）を約5000Å被覆
し、前記Ｐ型の拡散領域（３）に対応するシリコン酸化
膜を開口し亜鉛イオン（Zn+）Ｎ型拡散領域より低不純
物濃度でイオン注入する。
コン酸化膜（図面上では省略する。）を約5000Å被覆
し、前記Ｐ型の拡散領域（３）に対応するシリコン酸化
膜を開口し亜鉛イオン（Zn+）Ｎ型拡散領域より低不純
物濃度でイオン注入する。
次に前記Ｐ型の拡散領域（３）のほぼ中央にイオン注入
により形成されるＮ型のゲート拡散領域（４）と、該ゲ
ート拡散領域（４）を中心として前記Ｐ型の拡散領域
（３）の両端に夫々形成されるソース電極およびドレイ
ン電極（５）（６）と、前記Ｎ型のゲート拡散領域
（４）の一端とソースパッド（７）とを接続する手段
（８）とがある。
により形成されるＮ型のゲート拡散領域（４）と、該ゲ
ート拡散領域（４）を中心として前記Ｐ型の拡散領域
（３）の両端に夫々形成されるソース電極およびドレイ
ン電極（５）（６）と、前記Ｎ型のゲート拡散領域
（４）の一端とソースパッド（７）とを接続する手段
（８）とがある。
本構成は本考案の特徴とする所であり、前記ドレイン電
極（６）はゲートパッド（９）と接続され、またソース
電極（５）はショットキ接合されたトランジスタ（10）
のゲート電極（11）と接続され、更にはゲート拡散領域
（４）の一端は電極（８）を介して前記ソースパッド
（７）と電気的に接続されている。
極（６）はゲートパッド（９）と接続され、またソース
電極（５）はショットキ接合されたトランジスタ（10）
のゲート電極（11）と接続され、更にはゲート拡散領域
（４）の一端は電極（８）を介して前記ソースパッド
（７）と電気的に接続されている。
また前記保護用接合型電界効果トランジスタ（１）のソ
ース・ドレイン（５）（６）間は通常はトランジスタ
（10）のゲート電流の通路（12）としてなり、一端サー
ジがゲート・ソースパッド（５）（６）間に入ると、サ
ージは必ず電界効果トランジスタ（１）のゲート領域
（４）の直下を通り、またゲート（４）の形成位置はト
ランジスタ（10）のゲート位置よりはるかに短かいた
め、全んどのサージを電界効果トランジスタ（１）のゲ
ート（４）を介して流すことが可能となる。
ース・ドレイン（５）（６）間は通常はトランジスタ
（10）のゲート電流の通路（12）としてなり、一端サー
ジがゲート・ソースパッド（５）（６）間に入ると、サ
ージは必ず電界効果トランジスタ（１）のゲート領域
（４）の直下を通り、またゲート（４）の形成位置はト
ランジスタ（10）のゲート位置よりはるかに短かいた
め、全んどのサージを電界効果トランジスタ（１）のゲ
ート（４）を介して流すことが可能となる。
また寄生容量はゲート領域（４）とＰ型の拡散領域
（３）との間に発生するが、ゲート領域（４）はイオン
注入で細く形成できるため寄生容量は小さくできる。
（３）との間に発生するが、ゲート領域（４）はイオン
注入で細く形成できるため寄生容量は小さくできる。
またゲート領域（４）のマスク合わせは従来のダイオー
ドの如く重畳部が無いため、マスク合わせ精度を必要と
しないため非常に容易に形成できる。
ドの如く重畳部が無いため、マスク合わせ精度を必要と
しないため非常に容易に形成できる。
以上述べた如く、本考案は保護用接合型電界効果トラン
ジスタのゲートがＮ型拡散領域（４）だけで形成されて
おり、その上部にメタルでオーミックコンタクトをとっ
ていない。そのためＮ型拡散領域（４）とそのメタルと
のマスク合わせ精度を必要としないため、Ｎ型拡散領域
（４）で形成されたゲート長を１μｍ以下に小さくでき
る。従って保護用電界効果トランジスタをトランジスタ
（10）に並列に接続したために生じるゲート・ソース間
の寄生容量を小さくできNFを改善できる。
ジスタのゲートがＮ型拡散領域（４）だけで形成されて
おり、その上部にメタルでオーミックコンタクトをとっ
ていない。そのためＮ型拡散領域（４）とそのメタルと
のマスク合わせ精度を必要としないため、Ｎ型拡散領域
（４）で形成されたゲート長を１μｍ以下に小さくでき
る。従って保護用電界効果トランジスタをトランジスタ
（10）に並列に接続したために生じるゲート・ソース間
の寄生容量を小さくできNFを改善できる。
一方本考案の他の実施例が第４図乃至第６図に示されて
おり、Ｐ型の拡散領域（３）…（３）のほぼ中央に夫々
イオン注入により形成されるＮ型のゲート拡散領域
（４）…（４）と、該ゲート拡散領域（４）…（４）を
中心として前記Ｐ型の拡散領域（３）…（３）の両端に
夫々形成される第１のソース電極および第１のドレイン
電極（５）…（５），（６）…（６）とがある。
おり、Ｐ型の拡散領域（３）…（３）のほぼ中央に夫々
イオン注入により形成されるＮ型のゲート拡散領域
（４）…（４）と、該ゲート拡散領域（４）…（４）を
中心として前記Ｐ型の拡散領域（３）…（３）の両端に
夫々形成される第１のソース電極および第１のドレイン
電極（５）…（５），（６）…（６）とがある。
更に前記基板（２）上に形成される第２層のシリコン酸
化膜と、該シリコン酸化膜を介して前記第１のソース電
極（５）…（５）夫々とオーミックコンタクトする第２
層上に形成される第２ソース電極（13）と、前記第１の
ドレイン電極（６）…（６）夫々とオーミックコンタク
トする第２層上に形成される第２のドレイン電極（14）
と、前記ゲート拡散領域（４）…（４）夫々とオーミッ
クコンタクトする第２層上に形成される電極（８）とが
ある。
化膜と、該シリコン酸化膜を介して前記第１のソース電
極（５）…（５）夫々とオーミックコンタクトする第２
層上に形成される第２ソース電極（13）と、前記第１の
ドレイン電極（６）…（６）夫々とオーミックコンタク
トする第２層上に形成される第２のドレイン電極（14）
と、前記ゲート拡散領域（４）…（４）夫々とオーミッ
クコンタクトする第２層上に形成される電極（８）とが
ある。
また第２のドレイン電極（14）はゲートパッド（７）と
接続され、また第２のソース電極（13）はショットキ接
合されたトランジスタ（10）のゲート電極（11）と接続
され、更には電極（８）は前記トランジスタ（11）のソ
ース（７）に接続されている。
接続され、また第２のソース電極（13）はショットキ接
合されたトランジスタ（10）のゲート電極（11）と接続
され、更には電極（８）は前記トランジスタ（11）のソ
ース（７）に接続されている。
一方トランジスタ（10）は電界効果半導体装置で説明し
て来たが、バイポーラトランジスタでも実施が可能とな
る。つまりトランジスタのベース電流通路に前記保護用
接合型電界効果トランジスタ（１）のソース・ドレイン
（５）（６）が直列に接続され、更には前記保護用電界
効果トランジスタ（１）のゲート（４）は前記トランジ
スタのエミッタに接続される。
て来たが、バイポーラトランジスタでも実施が可能とな
る。つまりトランジスタのベース電流通路に前記保護用
接合型電界効果トランジスタ（１）のソース・ドレイン
（５）（６）が直列に接続され、更には前記保護用電界
効果トランジスタ（１）のゲート（４）は前記トランジ
スタのエミッタに接続される。
ここでは被保護トランジスタ（10）の説明す省略する。
（ト）考案の効果 以上の説明からも明らかな如く、寄生容量を減らすこと
ができるためNFを改善することができる。
ができるためNFを改善することができる。
またマスク合わせ精度を必要とせず、全んどのサージは
接合型電界効果トランジスタ（１）のゲート（４）を介
して流すことができ、耐サージ性を向上させることがで
きる。
接合型電界効果トランジスタ（１）のゲート（４）を介
して流すことができ、耐サージ性を向上させることがで
きる。
更には保護用接合型電界効果トランジスタのゲートがＮ
型拡散領域（４）だけで形成されており、その上部にメ
タルでオーミックコンタクトをとっていない。そのため
Ｎ型拡散領域（４）とそのメタルとのマスク合わせ精度
を必要としないため、Ｎ型拡散領域（４）で形成された
ゲート長を１μｍ以下に小さくできる。従って保護用接
合型電界効果トランジスタをトランジスタ（10）に並列
に接続したために生じるゲート・ソース間の寄生容量を
小さくできNFを改善できる。
型拡散領域（４）だけで形成されており、その上部にメ
タルでオーミックコンタクトをとっていない。そのため
Ｎ型拡散領域（４）とそのメタルとのマスク合わせ精度
を必要としないため、Ｎ型拡散領域（４）で形成された
ゲート長を１μｍ以下に小さくできる。従って保護用接
合型電界効果トランジスタをトランジスタ（10）に並列
に接続したために生じるゲート・ソース間の寄生容量を
小さくできNFを改善できる。
第１図は本考案の半導体装置に使用される保護用接合型
電界効果トランジスタの平面図、第２図は第１図のＸ−
Ｘ′線の断面図、第３図は第１図の等価回路図、第４図
は本考案の他の実施例である半導体装置に使用される保
護用接合型電界効果トランジスタの平面図、第５図は第
４図のＸ−Ｘ′線の断面図、第６図は第４図は等価回路
図、第７図は従来の半導体装置に使用される保護ダイオ
ードの断面図である。 （１）は保護用接合型電界効果トランジスタ、（２）は
基板、（３）はＰ型の拡散領域、（４）はゲート拡散領
域、（５）はソース電極、（６）はドレイン電極、
（７）はソースパッド、（８）は電極、（９）はゲート
パッド、（10）はトランジスタ、（11）はゲート電極、
（12）は通路である。
電界効果トランジスタの平面図、第２図は第１図のＸ−
Ｘ′線の断面図、第３図は第１図の等価回路図、第４図
は本考案の他の実施例である半導体装置に使用される保
護用接合型電界効果トランジスタの平面図、第５図は第
４図のＸ−Ｘ′線の断面図、第６図は第４図は等価回路
図、第７図は従来の半導体装置に使用される保護ダイオ
ードの断面図である。 （１）は保護用接合型電界効果トランジスタ、（２）は
基板、（３）はＰ型の拡散領域、（４）はゲート拡散領
域、（５）はソース電極、（６）はドレイン電極、
（７）はソースパッド、（８）は電極、（９）はゲート
パッド、（10）はトランジスタ、（11）はゲート電極、
（12）は通路である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (2)
- 【請求項１】少なくとも半導体基板上に形成されるトラ
ンジスタと該トランジスタに接続される保護用接合型電
界効果トランジスタとを具備する半導体装置に於て、 前記保護用接合型電界効果トランジスタのソース・ドレ
インは前記トランジスタのゲートまたはベースの電流通
路間に直列に接続され、更にイオン注入法により形成さ
れた前記保護用接合型電界効果トランジスタのゲート拡
散領域が前記トランジスタのソースまたはエミッタに接
続されることを特徴とした半導体装置。 - 【請求項２】前記保護用接合型電界効果トランジスタが
並列に複数接続される実用新案登録請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14446286U JPH0648837Y2 (ja) | 1986-09-19 | 1986-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14446286U JPH0648837Y2 (ja) | 1986-09-19 | 1986-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350144U JPS6350144U (ja) | 1988-04-05 |
| JPH0648837Y2 true JPH0648837Y2 (ja) | 1994-12-12 |
Family
ID=31055087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14446286U Expired - Lifetime JPH0648837Y2 (ja) | 1986-09-19 | 1986-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648837Y2 (ja) |
-
1986
- 1986-09-19 JP JP14446286U patent/JPH0648837Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350144U (ja) | 1988-04-05 |
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