JPS6347986A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6347986A JPS6347986A JP19346986A JP19346986A JPS6347986A JP S6347986 A JPS6347986 A JP S6347986A JP 19346986 A JP19346986 A JP 19346986A JP 19346986 A JP19346986 A JP 19346986A JP S6347986 A JPS6347986 A JP S6347986A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置（特に化合物半導体装置）の耐サ
ージ性を高めるために、半導体装置と一緒に形成するト
ランジスタに関するものである。
ージ性を高めるために、半導体装置と一緒に形成するト
ランジスタに関するものである。
（ロ）従来の技術
化合物半導体装置、例えばガリウムーヒ素電界効果トラ
ンジスタ（以下ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔという
。）は、低雑音、高利得など優れた特性をもつマイクロ
波帯増幅素子として実用化が盛んにすすめられている。
ンジスタ（以下ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔという
。）は、低雑音、高利得など優れた特性をもつマイクロ
波帯増幅素子として実用化が盛んにすすめられている。
しかしながら、ＧａＡｓＭＥＳＦＥＴはゲートがショッ
トキ接合のためゲート・ソース間、ゲート・ドレイン間
にサージエネルギが加わった場合に、ショットキ接合が
破壊されやすい。従って最近ではＧａＡｓを用いてＧａ
ＡｓＭＥＳＦＥＴと保護ダイオードをモノリシック集積
化するなどの対策がなされている（例えば信学技報５Ｓ
Ｄ８２−１３２．７５頁乃至７９頁が詳しい。）。
トキ接合のためゲート・ソース間、ゲート・ドレイン間
にサージエネルギが加わった場合に、ショットキ接合が
破壊されやすい。従って最近ではＧａＡｓを用いてＧａ
ＡｓＭＥＳＦＥＴと保護ダイオードをモノリシック集積
化するなどの対策がなされている（例えば信学技報５Ｓ
Ｄ８２−１３２．７５頁乃至７９頁が詳しい。）。
ところで前述した保護ダイオードとしては一般に第３図
に示す如く、ＧａＡｓ基板（３２）にイオン注入等で形
成きれたＮ型の拡散領域（３３）と、前記Ｎ型の拡散領
域（３３）の一部と接合するように形成されたＰ４型の
拡散領域（３４）とにより構成きれ、ＧａＡｓＭＥＳＦ
ＥＴのゲート・ソース間に接読された形でモノリシック
集積化きれていた。
に示す如く、ＧａＡｓ基板（３２）にイオン注入等で形
成きれたＮ型の拡散領域（３３）と、前記Ｎ型の拡散領
域（３３）の一部と接合するように形成されたＰ４型の
拡散領域（３４）とにより構成きれ、ＧａＡｓＭＥＳＦ
ＥＴのゲート・ソース間に接読された形でモノリシック
集積化きれていた。
（ハ）発明が解決しようとする問題点
斯上の如き構成の保護ダイオード＜３１）に於いて、Ｐ
”Ｎ接合のうちＰ＋型の拡散領域（３４）の底面の一部
とＮ型の拡散領域（３３）で形成きれている部分の面積
が大きいために寄生容量が増加し雑音指数（ＮＦ）を大
幅に劣化させる原因となっていた。
”Ｎ接合のうちＰ＋型の拡散領域（３４）の底面の一部
とＮ型の拡散領域（３３）で形成きれている部分の面積
が大きいために寄生容量が増加し雑音指数（ＮＦ）を大
幅に劣化させる原因となっていた。
また夫々の拡散領域（３３＞（３４）をイオン注入する
際マスクの合わせ精度によりＰ“Ｎの接合が形成きれな
かったり、また重畳部が大きくなり更に容量を大きくし
たりするためマスクの合わせ精度を向上許せなくてはな
らなかった。
際マスクの合わせ精度によりＰ“Ｎの接合が形成きれな
かったり、また重畳部が大きくなり更に容量を大きくし
たりするためマスクの合わせ精度を向上許せなくてはな
らなかった。
更には保護ダイオードを並列に接続するために全てのサ
ージを保護ダイオードを介して流す事が困難であった。
ージを保護ダイオードを介して流す事が困難であった。
韓）問題点を解決するための手段
本発明は上述の問題点に鑑みてな芒れ、半導体基板（２
）上に形成されるトランジスタ（９）と、該トランジス
タ（９）に接続される保護用電界効果トランジスタ（１
）とを具備し、前記保護用電界効果トランジスタ（１）
のソース・ドレイン（５）（６）は前記トランジスタ（
９）のゲートまたはベース電流通路（１２〉に直夕■に
接続され、更に前記保護用電界効果トランジスタ（１）
のゲート（７）は前記トランジスタ（９）のソースまた
はエミッタに接続されることで解決するものである。
）上に形成されるトランジスタ（９）と、該トランジス
タ（９）に接続される保護用電界効果トランジスタ（１
）とを具備し、前記保護用電界効果トランジスタ（１）
のソース・ドレイン（５）（６）は前記トランジスタ（
９）のゲートまたはベース電流通路（１２〉に直夕■に
接続され、更に前記保護用電界効果トランジスタ（１）
のゲート（７）は前記トランジスタ（９）のソースまた
はエミッタに接続されることで解決するものである。
（ホ）作用
本発明は前記電界効果トランジスタをト・ランジスタの
保護として使用し、寄生容量の生じるゲート領域＜４）
はゲート長を小妨くする事で寄生容量を減らすことがで
きる。
保護として使用し、寄生容量の生じるゲート領域＜４）
はゲート長を小妨くする事で寄生容量を減らすことがで
きる。
またゲート領域（４）のマスク合わせは従来のダイオー
ドの如く重畳部が無いため、マスク合わせ精度を必要と
しないため非常に容易に形成できる。
ドの如く重畳部が無いため、マスク合わせ精度を必要と
しないため非常に容易に形成できる。
更にはゲート電流径路は必ず電界効果トランジスタ（１
）のゲート領域（４）の直下を通っているため、全んど
のサージは電界効果トランジスタ（１）のゲートを介し
て流すことが可能となる。
）のゲート領域（４）の直下を通っているため、全んど
のサージは電界効果トランジスタ（１）のゲートを介し
て流すことが可能となる。
くべ）実施例
以下に本発明の半導体装置の実施例を説明する。またこ
こでは化合物半導体装置を例にして一実施例を説明して
ゆき、通常のシリコン基板を用いた半導体装置等の場合
は省略する。
こでは化合物半導体装置を例にして一実施例を説明して
ゆき、通常のシリコン基板を用いた半導体装置等の場合
は省略する。
第１図および第２図は本発明による半導体装置の一部で
あるＰチャンネルの保護用電界効果トランジスタ（１）
の断面図および平面図であり、第３図に示したｎｆ−ｗ
ンネルＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔに接続された保
護用トランジスタを示すものである。
あるＰチャンネルの保護用電界効果トランジスタ（１）
の断面図および平面図であり、第３図に示したｎｆ−ｗ
ンネルＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔに接続された保
護用トランジスタを示すものである。
先ず第１図に示す如く、化合物半導体基板（２）、例え
ば半絶縁性ＧａＡｓ基板（２）と、該ＧａＡｓ基板（２
）内にイオン注入法により形成されるＰ型の拡散領域（
３）とがある。
ば半絶縁性ＧａＡｓ基板（２）と、該ＧａＡｓ基板（２
）内にイオン注入法により形成されるＰ型の拡散領域（
３）とがある。
ここではＧａＡｓ基板（２）上に例えばＣＶＤ法等によ
りシリコン酸化膜（図面上では省略する。）を約５００
０人被覆し、前記Ｐ型の拡散領域（３）に対応するシリ
コン酸化膜を開口し亜鉛イオン（２ｎ＋）をＮ型拡散領
域より低不純物′ａＪｔｉでイオン注入する。
りシリコン酸化膜（図面上では省略する。）を約５００
０人被覆し、前記Ｐ型の拡散領域（３）に対応するシリ
コン酸化膜を開口し亜鉛イオン（２ｎ＋）をＮ型拡散領
域より低不純物′ａＪｔｉでイオン注入する。
次に前記Ｐ型の拡散領域（３）のほぼ中央にイオン注入
により形成されるＮ型のゲート拡散領域（４）と、該ゲ
ート拡散領域（４〉を中心として前記Ｐ型の拡散領域（
３）の両端に夫々形成されるソース電極およびドレイン
電極（５）（６）と、前記Ｎ型のゲート拡散領域（４）
上に形成されるゲート電極（７）とがある。
により形成されるＮ型のゲート拡散領域（４）と、該ゲ
ート拡散領域（４〉を中心として前記Ｐ型の拡散領域（
３）の両端に夫々形成されるソース電極およびドレイン
電極（５）（６）と、前記Ｎ型のゲート拡散領域（４）
上に形成されるゲート電極（７）とがある。
本構成は本発明の特徴とする所であり、前記ドレイン電
極（６）はゲートパッド（８）と接読され、またソース
電極（５）はショットキ接合きれたトランジスタ（９）
のゲート電極（１０）と接続され、更にはゲート電極（
７）は前記トランジスタ（９〉のソース（１１）に接続
されている また前記保護用接合型電界効果トランジスタ（１）のソ
ース・ドレイン（５）（６）間は通常はトランジスタ〈
９〉のゲート電流の通路（１２〉としてなり、一端サー
ジがゲート・ソースバッド（５）（６）間に入ると、サ
ージは必ず電界効果トランジスタ〈１）のゲート領域（
４）の直下を通り、またゲートク４）の形成位置はトラ
ンジスタ（９）のゲート位置よりはるかに短かいため、
全んどのサージを電界効果トランジスタ（１）のゲート
（４）を介して流すことが可能となる。
極（６）はゲートパッド（８）と接読され、またソース
電極（５）はショットキ接合きれたトランジスタ（９）
のゲート電極（１０）と接続され、更にはゲート電極（
７）は前記トランジスタ（９〉のソース（１１）に接続
されている また前記保護用接合型電界効果トランジスタ（１）のソ
ース・ドレイン（５）（６）間は通常はトランジスタ〈
９〉のゲート電流の通路（１２〉としてなり、一端サー
ジがゲート・ソースバッド（５）（６）間に入ると、サ
ージは必ず電界効果トランジスタ〈１）のゲート領域（
４）の直下を通り、またゲートク４）の形成位置はトラ
ンジスタ（９）のゲート位置よりはるかに短かいため、
全んどのサージを電界効果トランジスタ（１）のゲート
（４）を介して流すことが可能となる。
また寄生容量はゲート領域（４）とＰ型の拡散領域（３
）との間に発生するが、ゲート領域（４）はイオン注入
で細く形成できるため寄生容量は小さくできる。
）との間に発生するが、ゲート領域（４）はイオン注入
で細く形成できるため寄生容量は小さくできる。
またゲート領域（４）のマスク合わせは従来のダイオー
ドの如く重畳部が無いため、マスク合わせ精度を必要と
しないため非常に容易に形成できる。
ドの如く重畳部が無いため、マスク合わせ精度を必要と
しないため非常に容易に形成できる。
一部トランジスタ（９）は電界効果半導体装置で説明し
て来たが、バイポーラトランジスタでも実施が可能とな
る。つまりトランジスタのベース電流通路に前記保護用
電界効果トランジスタ（１）のソース・ドレイン（５）
（６）が直列に接続され、更には前記保護用電界効果ト
ランジスタ（１）のゲート（７〉は前記トランジスタの
エミッタに接続される。
て来たが、バイポーラトランジスタでも実施が可能とな
る。つまりトランジスタのベース電流通路に前記保護用
電界効果トランジスタ（１）のソース・ドレイン（５）
（６）が直列に接続され、更には前記保護用電界効果ト
ランジスタ（１）のゲート（７〉は前記トランジスタの
エミッタに接続される。
ここでは被保護トランジスタ（９）の説明は省略する。
（ト）発明の効果
以上の説明からも明らかな如く、寄生容量を減らすこと
ができるためＮＦを改善することができる。
ができるためＮＦを改善することができる。
またマスク合わせ精度を必要とせず、全んどのサージは
電界効果トランジスタ（１）のゲートを介して流すこと
ができ、耐サージ性を向上させることができる。
電界効果トランジスタ（１）のゲートを介して流すこと
ができ、耐サージ性を向上させることができる。
第１図は本発明の一実施例であり半導体装置の一部であ
る保護用電界効果トランジスタの断面図、第２図は本発
明の一実施例である半導体装置の一部である保護用電界
効果トランジスタの平面図、第３図は本発明の一実施例
である半導体装置の等価回路図、第４図は従来の保護ダ
イオードの断面図である。 （１）は保護用電界効果トランジスタ、 （２）は基板
、 （３）はＰ型の拡散領域、 （４）はゲート拡散領
域、 （５）（６）はソース・ドレイン電極、 （７
）はゲート電極、（８〉はゲートパッド、 （９）はト
ランジスタ、 ＜１０〉はゲート電極、 （１１）は
ソース、 （１２）は通路である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 ＠ ｉ 閃 第２図
る保護用電界効果トランジスタの断面図、第２図は本発
明の一実施例である半導体装置の一部である保護用電界
効果トランジスタの平面図、第３図は本発明の一実施例
である半導体装置の等価回路図、第４図は従来の保護ダ
イオードの断面図である。 （１）は保護用電界効果トランジスタ、 （２）は基板
、 （３）はＰ型の拡散領域、 （４）はゲート拡散領
域、 （５）（６）はソース・ドレイン電極、 （７
）はゲート電極、（８〉はゲートパッド、 （９）はト
ランジスタ、 ＜１０〉はゲート電極、 （１１）は
ソース、 （１２）は通路である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 ＠ ｉ 閃 第２図
Claims (1)
- （１）半導体基板上に形成されるトランジスタと、該ト
ランジスタに接続される保護用電界効果トランジスタと
を具備し、前記保護用電界効果トランジスタのソース・
ドレインは前記トランジスタのゲートまたはベース電流
通路に直列に接続され、更に前記保護用電界効果トラン
ジスタのゲートは前記トランジスタのソースまたはエミ
ッタに接続されることを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19346986A JPS6347986A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19346986A JPS6347986A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347986A true JPS6347986A (ja) | 1988-02-29 |
Family
ID=16308530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19346986A Pending JPS6347986A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347986A (ja) |
-
1986
- 1986-08-18 JP JP19346986A patent/JPS6347986A/ja active Pending
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