JPS63128764A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63128764A JPS63128764A JP27584986A JP27584986A JPS63128764A JP S63128764 A JPS63128764 A JP S63128764A JP 27584986 A JP27584986 A JP 27584986A JP 27584986 A JP27584986 A JP 27584986A JP S63128764 A JPS63128764 A JP S63128764A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は電界効果トランジスタの耐サージ性を高めるた
めに電界効果トランジスタと一緒に形成する保護ダイオ
ードと前記電界効果トランジスタに関するものである。
めに電界効果トランジスタと一緒に形成する保護ダイオ
ードと前記電界効果トランジスタに関するものである。
（ロ）従来の技術
例えば化合物電界効果トランジスタに於いて、ガリウム
ーヒ素電界効果トランジスタ（以下ＧａＡｓＭＥＳＦＥ
Ｔという、）は、低雑音、高利得など優れた特性をもつ
マイクロ波帯増幅素子として実用化が盛んにすすめられ
ている。
ーヒ素電界効果トランジスタ（以下ＧａＡｓＭＥＳＦＥ
Ｔという、）は、低雑音、高利得など優れた特性をもつ
マイクロ波帯増幅素子として実用化が盛んにすすめられ
ている。
しかしながら、ＧａＡＳＭＥＳＦＥＴはゲートがショッ
トキ接合のためゲート・ソース間、ゲート・ドレイン間
にサージエネルギが加わった場合に、ショットキ接合部
が破壊されやすい性質を有していた。
トキ接合のためゲート・ソース間、ゲート・ドレイン間
にサージエネルギが加わった場合に、ショットキ接合部
が破壊されやすい性質を有していた。
従って最近ではＧａＡｓを用いてＧａＡｓＭＥＳＦＥＴ
と保護ダイオードをモノリシック集積化するなどの対策
がなされている（例えば信学技報５ＳＤ８２−１３２．
７５頁乃至７９頁が詳しい、）６ ところで前述した保護ダイオード（２１）としては第３
図に示すものがあり、ＧａＡｓ基板（２２）にＧａＡｓ
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ（２３）のチャンネル領域（
２４）形成の際のイオン注入とは別の工程のイオン注入
で形成されたＮ型拡散領域（２５〉と、前記Ｎ型の拡散
領域（２５）の一部と接合するように形成されたＰ１型
の拡散領域（２６）とにより構成され、ＧａＡｓＭＥＳ
ＦＥＴ（２３）のゲート・ソース間に接続された形でモ
ノリシック集積化されていた。
と保護ダイオードをモノリシック集積化するなどの対策
がなされている（例えば信学技報５ＳＤ８２−１３２．
７５頁乃至７９頁が詳しい、）６ ところで前述した保護ダイオード（２１）としては第３
図に示すものがあり、ＧａＡｓ基板（２２）にＧａＡｓ
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ（２３）のチャンネル領域（
２４）形成の際のイオン注入とは別の工程のイオン注入
で形成されたＮ型拡散領域（２５〉と、前記Ｎ型の拡散
領域（２５）の一部と接合するように形成されたＰ１型
の拡散領域（２６）とにより構成され、ＧａＡｓＭＥＳ
ＦＥＴ（２３）のゲート・ソース間に接続された形でモ
ノリシック集積化されていた。
（ハ）発明が解決しようとする問題点
ここでＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ（２３）と同
一であるＧａＡｓ基板（２２）上にＰ″″Ｎ″Ｎ接合る
保護ダイオード（２１）を形成し、充分なサージ耐圧を
得るには保護ダイオード（２１）の降伏電圧をＦＥＴ（
２３）のゲートショットキの降伏電圧よりも低くする必
要がある。
一であるＧａＡｓ基板（２２）上にＰ″″Ｎ″Ｎ接合る
保護ダイオード（２１）を形成し、充分なサージ耐圧を
得るには保護ダイオード（２１）の降伏電圧をＦＥＴ（
２３）のゲートショットキの降伏電圧よりも低くする必
要がある。
従って保護ダイオード（２１）の空乏層がショットキゲ
ートのチャンネル領域（２４）内における空乏層より十
分に深く広がるようにすれば良く（信学技報ＥＤ８２−
１２５．第７５頁が詳しい。）、チャンネル領域（２４
）とＮ型の拡散領域（２５）とを別工程で拡散し、Ｎ型
の拡散領域（２５）の方を深く拡散する必要があった。
ートのチャンネル領域（２４）内における空乏層より十
分に深く広がるようにすれば良く（信学技報ＥＤ８２−
１２５．第７５頁が詳しい。）、チャンネル領域（２４
）とＮ型の拡散領域（２５）とを別工程で拡散し、Ｎ型
の拡散領域（２５）の方を深く拡散する必要があった。
（ニ）問題点を解決するだめの手段
本発明は前述した問題点を鑑みてなされ、少なくとも半
導体基板〈３）内に形成される一導電型の第１の拡散領
域（４）と、該第１の拡散領域（４）の一部に形成され
る蝕刻部（５）と、該蝕刻部（５）の底面に形成される
ゲート電極（７）と、該ゲート電極（７）の形成された
蝕刻部（５）の両端に形成されるソース電極（９）およ
びドレイン電極（１０）と、前記第１の拡散領域（４）
と少なくとも一部が重畳するように形成される逆導電型
の第２の拡散領域（８）と、該第２の拡散領域（８）上
に形成される第１の電極〈１１）と、該第１の電極（１
１）と前記ゲート電極（７）とを電気的に接続する接続
電極とにより構成することで解決するものである。
導体基板〈３）内に形成される一導電型の第１の拡散領
域（４）と、該第１の拡散領域（４）の一部に形成され
る蝕刻部（５）と、該蝕刻部（５）の底面に形成される
ゲート電極（７）と、該ゲート電極（７）の形成された
蝕刻部（５）の両端に形成されるソース電極（９）およ
びドレイン電極（１０）と、前記第１の拡散領域（４）
と少なくとも一部が重畳するように形成される逆導電型
の第２の拡散領域（８）と、該第２の拡散領域（８）上
に形成される第１の電極〈１１）と、該第１の電極（１
１）と前記ゲート電極（７）とを電気的に接続する接続
電極とにより構成することで解決するものである。
（ホ）作用
本発明は前記第１の拡散領域（４）に電界効果トランジ
スタ（１〉のチャンネル領域（６）と、前記第２の拡散
領域（８）と接合することで保護ダイオード（２）が形
成される領域（４゛）とが形成されることに特徴があり
、拡散工程を減らすことができる。
スタ（１〉のチャンネル領域（６）と、前記第２の拡散
領域（８）と接合することで保護ダイオード（２）が形
成される領域（４゛）とが形成されることに特徴があり
、拡散工程を減らすことができる。
更には前記第１の拡散領域（４）に蝕刻部（５）を形成
し、この蝕刻部（５）にゲート電極（７）を形成するこ
とで保護ダイオード（２）の降伏電圧をＦＥＴ（１）の
ゲートショットキ（７）の降伏電圧よりも低くすること
が可能となる。
し、この蝕刻部（５）にゲート電極（７）を形成するこ
とで保護ダイオード（２）の降伏電圧をＦＥＴ（１）の
ゲートショットキ（７）の降伏電圧よりも低くすること
が可能となる。
（へ）実施例
以下に本発明の実施例を図面を参照しながら説明する。
またここでは化合物半導体装置（ＧａＡｓＦＥＴ）を例
にとり説明してゆく。また第１図・第２図は本発明によ
る半導体装置の一実施例でありＧａＡｓＦＥＴ（１＞と
保護ダイオード（２）とが−緒に形成された半導体装置
の断面図および平面図である。
にとり説明してゆく。また第１図・第２図は本発明によ
る半導体装置の一実施例でありＧａＡｓＦＥＴ（１＞と
保護ダイオード（２）とが−緒に形成された半導体装置
の断面図および平面図である。
先ず第１図・第２図に示す如く、少なくとも化合物半導
体基板（３）、例えば半絶縁性のＧａＡｓ基板にＮ型の
第１の拡散領域（４）がある。
体基板（３）、例えば半絶縁性のＧａＡｓ基板にＮ型の
第１の拡散領域（４）がある。
ここではＧａＡｓ基板（３）上に例えばＣＶＤ法等を用
いてシリコン酸化膜を約５０００人の厚さに被覆し、前
記Ｎ型の第１の拡散領域（４）に対応するシリコン酸化
膜を蝕刻して開口し、シリコンイオン（Ｓｉ”）をドー
ズ量ｌＸｌ０”ａｎ−”、加速電圧１５０ＫｅＶの条件
で注入し前記Ｎ型の第１の拡散領域（４）を形成する。
いてシリコン酸化膜を約５０００人の厚さに被覆し、前
記Ｎ型の第１の拡散領域（４）に対応するシリコン酸化
膜を蝕刻して開口し、シリコンイオン（Ｓｉ”）をドー
ズ量ｌＸｌ０”ａｎ−”、加速電圧１５０ＫｅＶの条件
で注入し前記Ｎ型の第１の拡散領域（４）を形成する。
次に前記Ｎ型の第１の拡散領域（４）の一部に形成され
る蝕刻部（５）がある。
る蝕刻部（５）がある。
ここではＧａＡｓＦＥＴ（１）のチャンネル領域（６）
表面において、このチャンネル領域（６）とショットキ
接合するゲート電極（７）が接合する部分を約１８００
人の深さに蝕刻する。
表面において、このチャンネル領域（６）とショットキ
接合するゲート電極（７）が接合する部分を約１８００
人の深さに蝕刻する。
また蝕刻部（５）は第２の拡散領域（８）を形成した後
に蝕刻するのが好ましい。
に蝕刻するのが好ましい。
次に該蝕刻部（５）の底面に形成されるゲート電極（７
）と、該ゲート電極（７）の形成された両端に形成され
るソース電極（９）およびドレイン電極（１０）がある
。
）と、該ゲート電極（７）の形成された両端に形成され
るソース電極（９）およびドレイン電極（１０）がある
。
ここで前記ゲート電極（７）はショットキ接合されてお
り、蝕刻部（５）にチタン、白金および金等の中の一つ
またはそのいくつかを組合せて形成されており、一方ソ
ース電極（９）およびドレイン電極（１０）は前記蝕刻
部（５）の両端に、例えばＡｕＧｅ等を蒸着して形成さ
れる。
り、蝕刻部（５）にチタン、白金および金等の中の一つ
またはそのいくつかを組合せて形成されており、一方ソ
ース電極（９）およびドレイン電極（１０）は前記蝕刻
部（５）の両端に、例えばＡｕＧｅ等を蒸着して形成さ
れる。
更に前記第１の拡散領域（４）と少なくとも一部が重畳
するように形成されるＰ型の第２の拡散領域（８）があ
る。
するように形成されるＰ型の第２の拡散領域（８）があ
る。
ここで前記ＧａＡｓ基板（３）上に形成されたシリコン
酸化膜において、前記第２の拡散領域（８）に対応する
領域を除去し、開口部に亜鉛イオン（ｚｎ＋）をドーズ
量Ｉ Ｘ １０ ”ｃｍ−”、加速電圧１００ＫｅＶの
条件で注入する。
酸化膜において、前記第２の拡散領域（８）に対応する
領域を除去し、開口部に亜鉛イオン（ｚｎ＋）をドーズ
量Ｉ Ｘ １０ ”ｃｍ−”、加速電圧１００ＫｅＶの
条件で注入する。
最後に前記第２の拡散領域（８）上に形成される第１の
電極（１１）と、該第１の電極（１１）と前記ゲート電
極（７）とを電気的に接続する接続電極とがある。
電極（１１）と、該第１の電極（１１）と前記ゲート電
極（７）とを電気的に接続する接続電極とがある。
ここでは第４図の等価回路図の如く、第１の電極（１１
）は保護ダイオード（２）の一部であるＰ型の第２の拡
散領域（８）と電気的に接続され、この第１の電極＜１
１）はＧａＡｓ ＦＥＴ（１）のゲート電極（７）と前
記接続電極（図面上では省略する）を介して接続されて
いる。
）は保護ダイオード（２）の一部であるＰ型の第２の拡
散領域（８）と電気的に接続され、この第１の電極＜１
１）はＧａＡｓ ＦＥＴ（１）のゲート電極（７）と前
記接続電極（図面上では省略する）を介して接続されて
いる。
本構成は本発明の第１の特徴とする点であり、前記第１
の拡散領域（４）内に前記ＧａＡｓＦＥＴ（１）のチャ
ンネル領域（６）および（前記保護ダイオード（２）の
一部である第２の拡散領域（８）と接合する）拡散領域
（４゛）を設ける点であり、従来では第３図に示す如く
拡散領域（４）（４゛）（８）を別々に形成していたが
、拡散領域（４）（４’）を同一の拡散工程で形成でき
る。
の拡散領域（４）内に前記ＧａＡｓＦＥＴ（１）のチャ
ンネル領域（６）および（前記保護ダイオード（２）の
一部である第２の拡散領域（８）と接合する）拡散領域
（４゛）を設ける点であり、従来では第３図に示す如く
拡散領域（４）（４゛）（８）を別々に形成していたが
、拡散領域（４）（４’）を同一の拡散工程で形成でき
る。
従って同一行程のイオン注入で形成することにより工程
の条件のバラツキによるＦＥＴと保護ダイオードの特性
のバランスの悪化を防ぐことができる。つまりＦＥＴの
チャンネル領域と保護ダイオードの第１領域が全く同一
の濃度プロファイルとなるので例えば工程のバラツキに
よりＦＥＴのチャンネル領域の濃度が大きくなったとき
ゲートのサージ耐量が低下するが保護ダイオードの第１
領域の濃度も大きくなるのでダイオード耐圧が低下して
サージ吸収が良好となりトータルとしてはサージ耐量が
低下することはない。又、逆にＦＥＴのチャンネル領域
の濃度が小さくなったときＰＧ、ＮＦの特性が低下する
が、保護ダイオードの濃度も小さくなるので寄生容量が
小さくなりＰＧ、ＮＦの劣化を小さくすることができる
ためトータルとしてはＰＧ、ＮＦの特性は低下しない。
の条件のバラツキによるＦＥＴと保護ダイオードの特性
のバランスの悪化を防ぐことができる。つまりＦＥＴの
チャンネル領域と保護ダイオードの第１領域が全く同一
の濃度プロファイルとなるので例えば工程のバラツキに
よりＦＥＴのチャンネル領域の濃度が大きくなったとき
ゲートのサージ耐量が低下するが保護ダイオードの第１
領域の濃度も大きくなるのでダイオード耐圧が低下して
サージ吸収が良好となりトータルとしてはサージ耐量が
低下することはない。又、逆にＦＥＴのチャンネル領域
の濃度が小さくなったときＰＧ、ＮＦの特性が低下する
が、保護ダイオードの濃度も小さくなるので寄生容量が
小さくなりＰＧ、ＮＦの劣化を小さくすることができる
ためトータルとしてはＰＧ、ＮＦの特性は低下しない。
また本発明の第２の特徴とする点は前記ＧａＡｓＦＥＴ
（１）のチャンネル領域（６）表面において、ショット
キゲート（７）との接合面を１８００人蝕刻された蝕刻
部（５）を設けることにある。
（１）のチャンネル領域（６）表面において、ショット
キゲート（７）との接合面を１８００人蝕刻された蝕刻
部（５）を設けることにある。
つまり保護ダイオード（２）の耐圧はＧａＡｓＦＥＴ（
１）をサージ破壊から十分に保護するためには、ＧａＡ
ｓＦＥＴ（１）のショットキゲート耐圧よりも下げる必
要がある。そのためには保護ダイオード（２）の空乏層
が、ショットキゲートのチャンネル領域（６）における
空乏層より十分深く広がるようにすれば良い。
１）をサージ破壊から十分に保護するためには、ＧａＡ
ｓＦＥＴ（１）のショットキゲート耐圧よりも下げる必
要がある。そのためには保護ダイオード（２）の空乏層
が、ショットキゲートのチャンネル領域（６）における
空乏層より十分深く広がるようにすれば良い。
従ってＧａＡｓＦＥＴ（１）のチャンネル領域（６）に
おいてはショットキゲート（７）との接合面を１８００
人の深さまで蝕刻するのに対し、保護ダイオード（２）
のＮ型の第１の拡散領域（４）は何ら蝕刻処理をおこな
わないようにすれば良い。
おいてはショットキゲート（７）との接合面を１８００
人の深さまで蝕刻するのに対し、保護ダイオード（２）
のＮ型の第１の拡散領域（４）は何ら蝕刻処理をおこな
わないようにすれば良い。
その上ゲート電極（７）直下のチャンネル領域（６）を
蝕刻するのでＧａＡｓＦＥＴ（１）の相互コンダクタン
ス（ｇｍ）特性が良くなり、ＰＧ、ＮＦの良好な特性が
得られる。
蝕刻するのでＧａＡｓＦＥＴ（１）の相互コンダクタン
ス（ｇｍ）特性が良くなり、ＰＧ、ＮＦの良好な特性が
得られる。
（ト）発明の効果
以上の説明からも明らかな如く、拡散領域（４）（４′
）を同一の拡散工程で形成できるため、工程数を減少さ
せることができる。
）を同一の拡散工程で形成できるため、工程数を減少さ
せることができる。
更には第１の拡散領域（４）に蝕刻部（５）を形成し、
この蝕刻部（５）にゲート電極（７）を形成することで
保護ダイオード（２）の降伏電圧をＦＥＴ（１）のゲー
トショットキ（７）の降伏電圧よりも低くすることが可
能となり、更にはＧａＡｓ Ｆ Ｅ Ｔ （１）の相互
フンダクタンス（ｇｍ）特性が良くなり、ＰＧ、ＮＦの
良好な特性が得られる。
この蝕刻部（５）にゲート電極（７）を形成することで
保護ダイオード（２）の降伏電圧をＦＥＴ（１）のゲー
トショットキ（７）の降伏電圧よりも低くすることが可
能となり、更にはＧａＡｓ Ｆ Ｅ Ｔ （１）の相互
フンダクタンス（ｇｍ）特性が良くなり、ＰＧ、ＮＦの
良好な特性が得られる。
第１図は本発明の実施例であり半導体装置の断面図、第
２図は第１図の半導体装置の平面図、第３図は従来の半
導体装置の断面図、第４図は半導体装置の等価回路図で
ある。 （１）はＧａＡｓＦＥＴ、 （２）は保護ダイオー
ド、（３）は基板、 （４）は第１の拡散領域、 （５
）は蝕刻部、 （６）はチャンネル領域、 （７）はゲ
ート電極、（８）は第２の拡散領域、（９）はソース電
極、（１０）はドレイン電極、（１１）は第１の電極で
ある。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図 第２図
２図は第１図の半導体装置の平面図、第３図は従来の半
導体装置の断面図、第４図は半導体装置の等価回路図で
ある。 （１）はＧａＡｓＦＥＴ、 （２）は保護ダイオー
ド、（３）は基板、 （４）は第１の拡散領域、 （５
）は蝕刻部、 （６）はチャンネル領域、 （７）はゲ
ート電極、（８）は第２の拡散領域、（９）はソース電
極、（１０）はドレイン電極、（１１）は第１の電極で
ある。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図 第２図
Claims (1)
- （１）少なくとも半導体基板内に形成される一導電型の
第１の拡散領域と、該第１の拡散領域の一部に形成され
る蝕刻部と、該蝕刻部の底面に形成されるゲート電極と
、該ゲート電極の形成された蝕刻部の両端に形成される
ソース電極およびドレイン電極と、前記第１の拡散領域
と少なくとも一部が重畳するように形成される逆導電型
の第２の拡散領域と、該第２の拡散領域上に形成される
第１の電極と、該第１の電極と前記ゲート電極とを電気
的に接続する接続電極とにより構成されることを特徴と
した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27584986A JPS63128764A (ja) | 1986-11-19 | 1986-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27584986A JPS63128764A (ja) | 1986-11-19 | 1986-11-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128764A true JPS63128764A (ja) | 1988-06-01 |
Family
ID=17561290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27584986A Pending JPS63128764A (ja) | 1986-11-19 | 1986-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094332A (en) * | 1997-09-05 | 2000-07-25 | Nec Corporation | Protection circuit for discharging large amount of static charge current through field effect transistors different in break-down voltage |
-
1986
- 1986-11-19 JP JP27584986A patent/JPS63128764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094332A (en) * | 1997-09-05 | 2000-07-25 | Nec Corporation | Protection circuit for discharging large amount of static charge current through field effect transistors different in break-down voltage |
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