JPS5928376A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体基体として砒化ガリウムを用いた半導
体装置に係り、特に金属電極を改良した電界効果トラン
ジスタ（以下、ＦＥ　Ｉｌ＋と称す。）等の半導体装置
およびその製造方法に関するものである。

半導体装置の製造工程において、オーミック電極形成技
術は、素子特性とその信頼性にとって欠くことのできな
い重要な技術の一つである。

Ｇ　ａ　Ａ　ｓ基体とオーミックコンタクトをとる方法
としては、半導体基体表面にオーミックコンタクト形成
金属を被着した後、適当な合金化熱処理工程により前記
金属と基体との間に、合金化反応を進行させ、オーミッ
クコンタクトをとる方法が一般的である。現在用いられ
ているオーミンクコンタクト形成金属のうち、最もよく
使用され℃いるのはＡｕを主成分とする合金、例えばＡ
ｕＧｅ合金であり、ＦＦ１Ｔなどのオーミック電極形成
に広く利用されている。

第１図は、従来のオーミック電極構造を模式的断面図を
もって示すものである。Ｇ　ａ　Ａ　ｓ基体１０表面に
形成された電極には、外部引き出しリード等の金属体と
電気的に一統するためにリード線（通常はＡｕｉ！ｊり
がボンディングされる。したがって、その電極表面には
、ボンディング性向上のためあるいは、外部雰囲気に対
する耐蝕性等を考慮してＡｕ層４が設けられている。

また、半導体基体と電極形成金属間の応力や歪、あるい
は、半導体基体構成原子と金属との相互拡散などを避け
るため、Ａ、ｕ　Ｇ　ｅ層２と電極表面のＡｕ層４との
間にＮｉ、Ｍｏ、Ｐｉ　等からなる異種金属中間層３を
介在させる構造をとつ℃いる。

しかしながら、オーミック電極の合金化熱処理に伴い、
種々の問題が起こり℃おり、それらに対して決定的な解
決策が確立し又いないのが現状である。

例えば、基体とオーミックコンタクトをとる際ＡｕとＧ
ｅの共晶温度（約３６０°Ｃ）より幾分高い温度、例え
ば４００℃程度で熱処理することにより、ＡｕとＧｅを
反応させると同時に（Ｊｃ原子をドナーとして、基体表
面に拡散させるが、この反応は、電極全面にわたり均一
に進行せず、不拘ミックコンタクトがとりにくくなると
ともに、ボンディング性の劣化をひきおこす。゛またＧ
ｅ原子は、最上層のＡｕ層にも進入しＡｕ層を変化させ
ボンディング不良の一要因ともなっている。

この様子は、基板の洗浄度、？！極金金属蒸着条件２合
金化処理温度等により影響されると思われるがもう一つ
合金化の不均一性、ボンディング性の低下等に大きな影
響を与えている要因に、基板構成成分、すなわちＧａお
よびＡｓ（特にＧａ　　）の電極中への進入がある。基
板の構成成分、特にＧａがＡｕＧｅ層、Ａｕ層へ容易に
拡散してし１つのは、周知の事実であるが、本願出処人
は、さら゛に合金化熱処理および、その後のパッシベー
ション膜形成に伴う熱処理等により基体成分が電極中へ
進入するのみならず電極構成成分も基体のある特定方向
に合金進行し、電極間ショート、耐圧不良等の原因とな
っていることを先に発見している。

第２図は、ＧａＡｓ基体の（１００）面にオーミック電
極を形成した場合における電極成分の合金進行の様子を
模式的に表わしたものである。図中５はオーミック電極
、６は合金進行部分を示す。図に示す如く合金進行は（
１００）主面上からみ又［００Ｄ＋（ｏｏｉ）、［ｏｘ
ｏ：）、（ｏｉｏ）結晶軸方向におこりやす＜　（ｏｉ
ｔ〕、（ｏｔｉ〕方向への進行はあまりおこらない。ま
た〔ｏｎ）、（ｏｉｉ）方向にはほとんど合金進行はみ
られない。

ＧａＡｓＦＥＴ等においては、高周波特性の向上のため
に、各電極どうしの間隔は２μｒｎ以下と極め℃小さく
なっており、合金進行部６は耐圧不良、ショート不良の
直接の原因となる。

上述したＷ、極成分の基体中への進行と基体構成成分の
電極中への進入は、密接に関係しているものと考えられ
、かつ、これらは前述したオーミックコンタクト形成の
際の合金化反応の不均一性。

接触抵抗の高抵抗化等の大きな要因ともなっている。

最近は、前記した電極の異種金属中間層の構成金属、金
属厚さ等を工夫し、バリヤー効果を高めたり介在位置を
変えて反応の不均一性を緩和しようと検討されているが
、上述したオーミック電極と基体間のシンタリング防止
策とし又は、良い結果を得ていない。

本発明は、前述した点にかんがみ−Ｃ’ｌｘされたもの
であり、オーミック電極の合金化熱処理による基体と電
極間のシンタリングを防止し合金反応の均一化、接触抵
抗の低抵抗化を図るとともに、電極のショート不良、耐
圧不良等が発生し７ｊい特性良好な半導体装置およびそ
の製造方法を提供することを目的とする。

この目的達成のために本発明は、合金化熱処理前に、基
体構成成分の少なくとも一つを↑「、極中にあらかじめ
含オしてお（ことを特徴とするものである。

以下実施例を用いて本発明を説明する。

第３図は、Ｇ　ａ　Ａ　ｓショットキ障壁ゲート電界効
果トランジスタ（以下ＧａＡｓ−８ＢＧＦＦＡＴと称す
）の要部を示す平面図、第４図は、第３図の■−■線に
沿う断面図、第５図は、本発明のオーミック電極（ソー
ス、ドレイン電極）構造を説明するための模式図、第６
図（ａ）〜（Ｃ）はＧａＡｓ　−Ｓ　ＤＧＦＥＴの製造
方法を示す各工程での断面図である。

この実施例のＧａＡｓ−８ＢＧＦＥＴは、第３図および
第４図に示すようにソース電極７とドレイン電極８との
間に、第１ゲート電極９および第２ゲート電極１０から
なる２本のゲート電極を設けたいわゆるデュアルゲート
構造となっている。なお第３図では、バッジページロン
膜は省略しである。

したがって、各電極のポンディングパッド領域１１は二
点鎖線枠で示しである。

ＧａＡｓ−８ＢＧＦＥＴ１２は、第４図で示すように、
Ｏｒをドープし１半絶縁体となった厚さ３５０〜４００
μｍの基板１３上に、Ｇ　ａ　Ａ　ｓ層からなる厚さ２
．３μｍのバッファ層１４を介して形成したｎ型エピタ
キシャル層１５（厚さ０．３μｍ、ドナー濃度約１０　
”　ｃｍ−”　）上に各電極を配している。

ｎ２Ｊ工ピタキシヤル層】５は、能動層となるとともに
、アイソレーションのために周囲は必要１．１：パター
ンにエツチング除去されてメツ構造とン工っている。

ブＺお基板１３．バッファ層１４．ｎ型エピタキシャル
層１５を含めてＧ　ａ　Ａ　ｓ基体１と称することとす
る。

また、ｎ型エピタキシャル層１５の主面すなわち基板１
３の主面は、あらかじめ（１００）７．Ｃる結晶面とな
るようにしておく。

一方、ｎ型エピタキシャル層１５の主面中央には１μｍ
〜１．５μ＋ｎの長さの２本のゲート電極が平行（間隔
１μｍ）に配置されている。２本のゲート電極は、それ
ぞれ第１ゲート電極９および第２ゲート電極１０を形作
つ１いる。ゲート１ｕ、極は厚さ６０００Ａ程度のアル
ミニウムによって形成され基体１とショットキ障壁接触
をとっている。また２本のゲート電極をはさんで、ソー
ス７（１極７およびドレイン電極８が配設されている。

ソース電極７と第１ゲート電極９との間隔は、１．５μ
ｎｌ、第２ゲート電極１０とドレイン電極８との間隔は
２μｍとなっている。なお、電極形成領域以外のｎ型エ
ピタキシャル層１５表面、およびバッファ層１４上には
、絶縁膜１６が設けられるとともに、各電極のポンディ
ングパッド領域１１以外のＧａＡｓ−８ＢＧＦＥＴ表面
は、パッシベーション膜１７で覆われ℃いる。

ここでＧａＡｓ基体１とオーミックコンタクトを取るソ
ース電極７およびドレイン電極８は、第５図に示すよう
にＡｕＧｅ（例えば１２ｗｔ（重量）％Ｇｅ）とＡｕに
対して約２〜３ｗｔ（重ｆｌ）％（固容限界糧度）のＧ
ａとからなる１３００Ａの厚さの最下層１８、中間層と
なる厚さ１５００ＡのＮ４層１９゜上層となる厚さ４０
００ＡのＡｕ層２０からなっている。最下層１８に、あ
らかじめ導入されたＧａは、オーミックコンタクト形成
のための合金化熱処理に伴う基体からのＧａの進入を防
止する。

すなわち、あらかじめオーミック電極中に基体構成成分
であるＧａが同容限界付近まで含まれているため、合金
化熱処理やその後のパッシベーション膜形成に伴う熱処
理等によってそれ以十基体からＧａがオーミック電極中
に進入しｙｘい。このため、オーミック電極とＧ　ａ　
Ａ　ｓ基体間のシンタリングが起こらず反応の均一化が
促進されるとともに電極成分の基体中への進行もなく　
１：ｃリショート不良、耐圧不良が発生しなくなる。ま
た、電極形成領域におけるＧａＡｓ基体１の構成成分に
変動がおこらないため、オーミックコンタクトの低抵抗
化を図ることができる。

なお、電極最下層１８に含１れたＧａが最上層のＡｕ層
２０に進入しないように中間層であるＮ４層１９の厚さ
を充分厚くしバリヤー効果を高めである。

次に第６図（ａｔ〜（Ｃ）を参照しながら前記Ｇ　ａ　
Ａ　ｓ　−８ＢＧＦＥＴの製造方法について簡単に説明
する。

（ａ）　　’ｉず、Ｇ　ａ　Ａ　ｓ基板１３を用意して
順次Ｇ　ａ　Ａ　ｓからなるバッファ層１４およびｎ型
エピタキシャル層１５を形成する。Ｇ　ａ　Ａ　ｓ基板
１３はＯｒがドープされた半絶縁体であり、例えば３５
０〜４００μｍの厚さとなっている。バッファ層２は、
２．３μＩＴＩとなりＯｒのｎ型エピタキシャル層１５
への侵入を防止する役割を果す。ｎ型エピタキシャル層
１５は、イオウ（Ｓ）あるいはセレン（８ｅ　）を約１
０　”　ｃｍ−”の濃度にドープして１１型のＧ　ａ　
Ａ　ｓ層とし、厚さは０．３μｍと極めて薄い。

（ｂ）次に能動層となるｎ型エピタキシャルＩ＠１５の
アイソレーションのためにｎ型エピタキシャル層１５の
周囲を所望のパターンにエツチング除去してメ゛す゛構
造とする。その後ＡｕＧｅ（例えば１２ｗｔ（重ｉ）％
Ｇｅ）とＡｕに対して約２〜３ｗｔ（重量）チ（同容限
界程度）のＧａ　とを、それぞれ別の蒸着源にセットし
、高真空中でＡ　ｕ　Ｇ　ｅとＧａを抵抗加熱法により
同時蒸着する（１３００Ａ程度）。

このとき、各物質の沸点を考慮し、蒸着源の力日熱を調
節しＡ　ｕ　Ｇ　ｅとＧａが同時に蒸着されるようにし
なく又はいけない。なお−蒸着精度向上のためより好ま
しくは、電子ビーム蒸着法などの高信頼度が得られる方
式を採用した方がよい。次にＮｉ。

Ａｕを各々１５００Ａ、４０００Ａ順次蒸着し、リフト
を前述のパターン通りに形成する。中間層どなるＮｉ層
は、バリヤー効果を高めるためできるだけ厚く形成する
ことが望ましい。次に、オーミックコンタクトを得るた
めに合金化熱処理ｔ（４００”Ｇ。

５分処理）を行なう。

（ｃｌ　　つぎに、前述のパターン通りにアルミニウム
を蒸着してリフトオフ法を用いショットキ障壁ゲート電
極９．１０を形成する。さらに、素子の表面な０ＶＤ−
ＰＳＧ膜（気相化学成長によるリンシリケートガラス膜
）を所望厚さに形成する。

この際、所望部分は、ＯＶ　Ｄ　−Ｐ　８　Ｇ膜（パッ
シベーション（ロ）で被わないことによってワイヤ接続
用のポンディングパッド領域２１を形成してＧａＡｓ−
８ＢＯＦＥＴ１２を得る。

以上のように、構成されたＩ”　Ｅ　Ｔにおいては、あ
らかじめオーミック電極中に基板４’４１成成分であル
Ｇａが同容限界付近まで含まれているため合金化熱処理
やその後のパッシベーション膜形成に伴う熱処理等によ
ってそれ以上基体からＧａがオーミンク電極中に進入せ
ず、オーミック電極とＧ　ａ　Ａ　ｓ基体間のシンタリ
ングが防止される。そのため反応の均一化が促進される
とともに、電極成分の基体中への合金進行が発生しなく
１より、電極間隔が数μｍと小さくてもショート不良、
耐圧不良の心配が１よくなる。

また、電極形成領域における（）　ａ　Ａ　ｓ基体１の
構成成分に変動がおこらないため、熱処理後もオーミッ
クコンタクトの低抵抗化を図ることができる。

本発明は前記実施例に限定されるものでは１工い。

すなわち前述の実施例ではオーミック電極の最下層（Ａ
ｕＧｅ層）にＧａのみを含ませたが合金化熱処理等によ
っ又、もう一つの基体構成成分であるＡ３　も若干進入
することがわかっているので、より好ましくは、Ｇａの
パーセンテージよりも、より少いパーセンテージのＡｓ
をＧａ、ＡｕＧｅととも忙同時蒸着し、合金化熱処理前
に、Ｇ　ａ　、　Ａ　ｓをオーミック電極中に含ませて
おく構造とするとよい。

この場合、さらに反応の均一化、オーミックコンタクト
の低抵抗化を図ることができ、電極成分の基体への進行
の防止効果も高まる。

この場合、沸点の異った異種金１ｆｉを複数、同時蒸着
しなくてはいけないので、高イｔ【頼ＩＷのイ支（もれ
る蒸着装置、および蒸着方法を用い、蒸着鞘ｊ、Ｗの向
上を図ることが大切である。さらに、電極中に含まれた
（）ａ、Ａｓが電極最上層のＡｌ１層に進入しポンダビ
リティの劣化を招かないように、中間層となる金属や金
属層厚さ等を適当に選択し、バリヤー効果を高めること
も大切である。

また、オーミック電極構造は、前述の実施例以外のもの
であってもいいことはい５ｊでもない。

電極構造は、種々考えられるが、オーミック電極の少な
くとも一部に基板構成成分を力、らかしめ導入しておく
ことにより、上述した効果なイ〔）ることかできる。

本発明は、ＧａＡｓＦＥＴ、ＧａＡｓ１．Ｏ，Ｇａｈｓ
ダイオード等Ｇ　ａ　Ａ　ｓ基体を用いた、製品すべて
ＶＣ有効である。

【図面の簡単な説明】

第１図は、従来のオーミック電極構造を示す模式的断面
図、 第２図は、熱処理による電極成分の合金進行の様子を示
す模式図、 第３図は、ＧａＡｓ−８ＢＧＦＥＴの要部を示す平面図
、 第４図は、第３図に示すＧａＡｓ　−８８ＧＦ　Ｅ　Ｔ
の■−■線に沿う断面図、 第５図は、本発明のオーミック電極構造を説明するため
の模式的断面図、 第６図（ａ）〜（ｃ）は、Ｇ；ＩＡｓ　　８ＢＧＦＥＴ
の製造方法を示す各工程での断面図である。 ｌ・・・ＧａＡｓ基体、５・・・オーミック電極、６・
・・電極成分の合金進行部、７・・・ソースを極、８・
・・ドレイン電極、９・・・第１ゲート電極、１０・・
・第２ゲート電極、１１・・・ポンディングパッド、１
２・・・ＧａＡｓ−８ＢＯＦＥＴ、ｌ　３−ＧａＡｓ基
板、１４−・・バッファ層、１５・・・能動層、１６．
１７・・・絶縁膜、２１・・・ポンディングパッド。 代理人　弁理士　　薄　１）利　幸 第　　４・　図 ／、ｆ 第　　５　　図 第　　６　　図 ０ −３２２−

Claims (1)

1. 【特許請求の範囲】 １、砒化ガリウム半導体基体と該基体との間にオーミッ
   ク性接触を構成する電極と、を具備する半導体装置にお
   いて、上記オーミック性接触を構成する電極中には、上
   記半導体基体を構成する成分の少なくとも１つが含まれ
   又いることを特徴とする半導体装置。 ２、砒化ガリウム半導体基体を用意し、該半導体基体の
   一生面上に少なくとも１つの金属材料と、前記半導体基
   体を構成する成分の少なくとも１つを同時に被着せしめ
   、前記半導体基体の一生面上に、前記半導体基体を構成
   する成分の少なくとも１つが導入されて成る金属層を形
   成する工程と、その後、熱処理を行い前記金属層と前記
   半導体基体間にオーミック性接触を構成する工程とを含
   むことを特徴とする半導体装置の製造方法。 ３、前記の少な（とも１つの金属材料は、金−ゲルマニ
   ウム合金（ＡｕＧｅ）　　よりなることを特徴とする特
   許請求の範囲第２項記載の半導体装置の製造方法。