JPS63160274A - 砒化ガリウム半導体装置 - Google Patents
砒化ガリウム半導体装置Info
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- JPS63160274A JPS63160274A JP30647986A JP30647986A JPS63160274A JP S63160274 A JPS63160274 A JP S63160274A JP 30647986 A JP30647986 A JP 30647986A JP 30647986 A JP30647986 A JP 30647986A JP S63160274 A JPS63160274 A JP S63160274A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はショットキ障壁接合型の電界効果トランジスタ
を有するＩＣ等を含む砒化ガリウム半導体装置に関する
。
を有するＩＣ等を含む砒化ガリウム半導体装置に関する
。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓＦＥＴと略す。
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓＦＥＴと略す。
）が広く知られている。また、このＱａＡｓｌ’ＥＴの
一つとして、ショットキ障壁ゲート形電界効果トランジ
スタ（ＳＢＧ−ＦＥＴと略す。）が知られている。５Ｂ
Ｇ−ＦＥＴはｎｓ電型の能動（アクティブ）頭載主面に
設けられたオーミック接触構造のソース・ドレイン電極
と、その中ｍ１に一つあるいは二つ設けられたショット
キ接合構造のゲート電極とからなり、シングルゲート構
造あるいはデュアルゲート構造を構成している。
一つとして、ショットキ障壁ゲート形電界効果トランジ
スタ（ＳＢＧ−ＦＥＴと略す。）が知られている。５Ｂ
Ｇ−ＦＥＴはｎｓ電型の能動（アクティブ）頭載主面に
設けられたオーミック接触構造のソース・ドレイン電極
と、その中ｍ１に一つあるいは二つ設けられたショット
キ接合構造のゲート電極とからなり、シングルゲート構
造あるいはデュアルゲート構造を構成している。
ところで、前記のＧａＡｓＭＥＳ−ＦＥＴにあっては、
たとえば、工業調査会発行「電子材料」１９８０年４月
号、昭和５５年４月１日発行、Ｐ７４〜Ｐ７８に記載さ
れているように、ゲート電極はアルミニュウム（Ａｌ）
あるいはりフラクトリメタルが主流である。そして、前
記文献にも記載されているように、信頼度的にみた場合
、少なくとも素子（チップ）が気密封止されている限り
においては、Ａｌが最も安定である。
たとえば、工業調査会発行「電子材料」１９８０年４月
号、昭和５５年４月１日発行、Ｐ７４〜Ｐ７８に記載さ
れているように、ゲート電極はアルミニュウム（Ａｌ）
あるいはりフラクトリメタルが主流である。そして、前
記文献にも記載されているように、信頼度的にみた場合
、少なくとも素子（チップ）が気密封止されている限り
においては、Ａｌが最も安定である。
また、工業調査会発行「電子材料Ｊ １９７４年５月号
、昭和４９年５月１日発行、Ｐ５８〜Ｐ６２に記載され
ている技術では、ソース・ドレイン電極として、Ａ ｕ
Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕが使用されるととも
に、ゲート電極として、Ｃｒ／Ｍｏ／Ａｕが使用されて
いる。
、昭和４９年５月１日発行、Ｐ５８〜Ｐ６２に記載され
ている技術では、ソース・ドレイン電極として、Ａ ｕ
Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕが使用されるととも
に、ゲート電極として、Ｃｒ／Ｍｏ／Ａｕが使用されて
いる。
以下は公知とされた技術ではないが、本発明者により開
発された技術である。本発明者はゲート電極として、Ａ
Ａを用い、ＦＥＴとＦＥＴを結ぶ配線電極にＭ ｏ ／
Ａ ｕを用い、そして、その配線電極の上部を被うよ
うに保護膜（パッシベーション膜）として、ケミカル・
ベーパデポジション法（ＣＶＤ法、プラズマを利用した
ＣＶＤ法を除く。
発された技術である。本発明者はゲート電極として、Ａ
Ａを用い、ＦＥＴとＦＥＴを結ぶ配線電極にＭ ｏ ／
Ａ ｕを用い、そして、その配線電極の上部を被うよ
うに保護膜（パッシベーション膜）として、ケミカル・
ベーパデポジション法（ＣＶＤ法、プラズマを利用した
ＣＶＤ法を除く。
）を用いて形成したリン・シリケート・ガラス膜（ＰＳ
Ｇ膜）を形成していた。
Ｇ膜）を形成していた。
しかしながらこのＰＳＧ膜は形成温度が４００″Ｃと高
い。そのため、パッシベーション膜形成時の４００ ”
Ｃ程度の熱によって、ゲート電極のＡＡがヒルロックを
起こし、バリア金属のＭｏ（モリブデン）を破壊し、ゲ
ート電極の／ｌと配線電極のＡｕとが直接反応し、電極
変色による外観不良及び素子特性劣化等の不良を引き起
すということが本発明者によってあきらかにされた。
い。そのため、パッシベーション膜形成時の４００ ”
Ｃ程度の熱によって、ゲート電極のＡＡがヒルロックを
起こし、バリア金属のＭｏ（モリブデン）を破壊し、ゲ
ート電極の／ｌと配線電極のＡｕとが直接反応し、電極
変色による外観不良及び素子特性劣化等の不良を引き起
すということが本発明者によってあきらかにされた。
本発明の目的は配線電極の信頼性が高い砒化ガリウム半
導体装置を提供することにある。
導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明ｍ書の記述および添付図面からあきらかになるであ
ろう。
本明ｍ書の記述および添付図面からあきらかになるであ
ろう。
本発明の砒化ガリウム半導体装置にあっては、ゲート電
極をＡｆＬで構成するとともに、このへ旦上に設けられ
る配線層は、下層がソース・ドレイン電極のＡｕのバリ
アとなるＴｉＷで上層がＡｌＳｉとなる構造となってい
るとともに、前記配線層を被うパッシベーション膜は低
温で形成されるプラズマナイトライド膜となっている。
極をＡｆＬで構成するとともに、このへ旦上に設けられ
る配線層は、下層がソース・ドレイン電極のＡｕのバリ
アとなるＴｉＷで上層がＡｌＳｉとなる構造となってい
るとともに、前記配線層を被うパッシベーション膜は低
温で形成されるプラズマナイトライド膜となっている。
上記した手段によれば、ゲート電極は加工性がよく低抵
抗のＡ１で構成されていることから、砒化ガリウム半導
体装置の信頼性が高くなる。また、パッシベーション膜
は低温状態（約２５０”Ｃ）で形成されるプラズマナイ
トライド膜となっていることから、砒化ガリウム半導体
装置の製造時、熱でＡ１電極がヒルロックを起こすこと
もなく、配線層の信頼性も高くなる。
抗のＡ１で構成されていることから、砒化ガリウム半導
体装置の信頼性が高くなる。また、パッシベーション膜
は低温状態（約２５０”Ｃ）で形成されるプラズマナイ
トライド膜となっていることから、砒化ガリウム半導体
装置の製造時、熱でＡ１電極がヒルロックを起こすこと
もなく、配線層の信頼性も高くなる。
以下図面を参照して本発明の一実施例について説明する
。
。
第１図は本発明の一実施例によるＧａＡｓ−５ＢＣ，−
ＦＥＴの概要を示す断面図、第２図〜第７図はＧａＡｓ
−５ＢＧ−ＦＥＴの製造方法を示す断面図であって、第
２図はＧａＡｓ−３ＢＧＦＥＴの製造におけるウェハの
一部を示す断面図、第３図はｎ十形領域を形成した状態
を示す断面図、第４図はソース電極およびドレイン電極
を形成した状態を示すウェハの断面図、第５図はゲート
電極を形成した状態を示すウェハの断面図、第６図はゲ
ート電極上に配線層を形成した状態を示すウェハの断面
図、第７図はパッシベーション膜が形成された状態のウ
ェハの断面図である。
ＦＥＴの概要を示す断面図、第２図〜第７図はＧａＡｓ
−５ＢＧ−ＦＥＴの製造方法を示す断面図であって、第
２図はＧａＡｓ−３ＢＧＦＥＴの製造におけるウェハの
一部を示す断面図、第３図はｎ十形領域を形成した状態
を示す断面図、第４図はソース電極およびドレイン電極
を形成した状態を示すウェハの断面図、第５図はゲート
電極を形成した状態を示すウェハの断面図、第６図はゲ
ート電極上に配線層を形成した状態を示すウェハの断面
図、第７図はパッシベーション膜が形成された状態のウ
ェハの断面図である。
この実施例のＧａＡｓ−３ＢＧ−ＦＥＴは、第１図に示
されるような構造となっている。すなわら、半絶縁性Ｇ
ａＡｓ基板ｌの主面にはｎ十導電形（ｎ十形）からなる
ソース領域２およびドレイン領域３が所定の間隔に配設
されている。また、このソース領域２とドレイン領域３
との間には、ｎ形のチャネル４が設けられている。また
、前記ソース領域２の上面にはソース電極５゛が設けら
れているとともに、ドレイン領域３の上面にはドレイン
電極６が配設されている。これらソース電極５およびド
レイン電極６は、いずれもＡｕＧｅが最下層となるＡｕ
Ｇｅ／Ｎｉ／Ａｕによって構成されている。また、前記
チャネル４の上面にはＡ１からなるゲート電極７が設け
られている。また、前記ゲート電極７およびソース電極
５ならびにドレイン電極６上には、配線層８が積層形成
されている。この配線層８は高融点金属であるＴｉＷ層
８ａと、このＴｉＷ層８ａ上に重ねられたＡｌ１３１層
８ｂとによって構成されている。なお、同図における９
はＳｉｎ、からなる絶縁膜、１０ば５ｉＱｚ膜からなる
絶縁膜、１１はＰＳＧ膜（リンシリケートガラス膜）等
からなる眉間絶縁膜、１２はプラズマナイトライド膜（
Ｐ−３ｉＮ膜）等からなるプラズマＣＶＤ膜である。ま
た、このようなＦＥＴチップＩ７にあっては、パッケー
ジに組み込まれた際、前記ソース電極５およびドレイン
電極６上、厳密にはＡＪＩＳｉ層８ｂ上には、ワイヤ１
８．１９が接続される。
されるような構造となっている。すなわら、半絶縁性Ｇ
ａＡｓ基板ｌの主面にはｎ十導電形（ｎ十形）からなる
ソース領域２およびドレイン領域３が所定の間隔に配設
されている。また、このソース領域２とドレイン領域３
との間には、ｎ形のチャネル４が設けられている。また
、前記ソース領域２の上面にはソース電極５゛が設けら
れているとともに、ドレイン領域３の上面にはドレイン
電極６が配設されている。これらソース電極５およびド
レイン電極６は、いずれもＡｕＧｅが最下層となるＡｕ
Ｇｅ／Ｎｉ／Ａｕによって構成されている。また、前記
チャネル４の上面にはＡ１からなるゲート電極７が設け
られている。また、前記ゲート電極７およびソース電極
５ならびにドレイン電極６上には、配線層８が積層形成
されている。この配線層８は高融点金属であるＴｉＷ層
８ａと、このＴｉＷ層８ａ上に重ねられたＡｌ１３１層
８ｂとによって構成されている。なお、同図における９
はＳｉｎ、からなる絶縁膜、１０ば５ｉＱｚ膜からなる
絶縁膜、１１はＰＳＧ膜（リンシリケートガラス膜）等
からなる眉間絶縁膜、１２はプラズマナイトライド膜（
Ｐ−３ｉＮ膜）等からなるプラズマＣＶＤ膜である。ま
た、このようなＦＥＴチップＩ７にあっては、パッケー
ジに組み込まれた際、前記ソース電極５およびドレイン
電極６上、厳密にはＡＪＩＳｉ層８ｂ上には、ワイヤ１
８．１９が接続される。
つぎに、ＧａＡｓ−８ＢＧ−ＦＥＴの製造方法について
第２図〜第７図を参照しながら説明する。
第２図〜第７図を参照しながら説明する。
最初に半絶縁性ＧａＡｓ基板１からなる大径の化合物半
導体薄板（ウェハ）１３が用意される。
導体薄板（ウェハ）１３が用意される。
このウェハ１３は、第２図に示されているように、その
主面に部分的にＳｉＯ□膜のような絶縁膜１４が設けら
れる。その後、この絶縁膜１４をマスクとしてイオン注
入が施され、半絶縁性ＧａＡｓ基板１の所望領域にｎ導
電影領域（ｎ影領域）１５が形成される。このｎ影領域
１５は、その一部が後にチャネル４となる。なお、隣り
合う一点鎖線で挟まれた領域が単一のチップが形成され
る領域である。
主面に部分的にＳｉＯ□膜のような絶縁膜１４が設けら
れる。その後、この絶縁膜１４をマスクとしてイオン注
入が施され、半絶縁性ＧａＡｓ基板１の所望領域にｎ導
電影領域（ｎ影領域）１５が形成される。このｎ影領域
１５は、その一部が後にチャネル４となる。なお、隣り
合う一点鎖線で挟まれた領域が単一のチップが形成され
る領域である。
つぎに、第３図に示されるように、前記絶縁膜１４は除
去される。その後、前記ウェハ１３の主面には再びＳｉ
ｎ、膜のような絶縁膜１６が部分的に設けられる。この
絶縁膜１６で被われない露出した領域は、ソース領域２
およびドレイン領域３を形成する領域である。絶縁膜１
６が設けられた後、ウェハ１３の主面には、再びイオン
注入によってＳｔ等が高濃度に打ち込まれ、ｎ十形領域
からなるソース領域２およびドレイン領域３が形成され
る。このソース領域２およびドレイン領域３の形成処理
によって、ソース領ｂ５２とドレイン領域３間に前記ｎ
影領域１５からなるチャネル４が形成される。
去される。その後、前記ウェハ１３の主面には再びＳｉ
ｎ、膜のような絶縁膜１６が部分的に設けられる。この
絶縁膜１６で被われない露出した領域は、ソース領域２
およびドレイン領域３を形成する領域である。絶縁膜１
６が設けられた後、ウェハ１３の主面には、再びイオン
注入によってＳｔ等が高濃度に打ち込まれ、ｎ十形領域
からなるソース領域２およびドレイン領域３が形成され
る。このソース領域２およびドレイン領域３の形成処理
によって、ソース領ｂ５２とドレイン領域３間に前記ｎ
影領域１５からなるチャネル４が形成される。
つぎに、前記絶縁膜１６が除去される。そして、第４図
に示されるように、このウェハ１３の主面は、常用のホ
トリソグラフィによって、ソース電極５およびドレイン
電極６の形成領域を除いてＳｉＯ□膜のような絶縁膜９
が設けられるとともに、蒸着、リフトオフ法によってソ
ース電極５およびドレイン電極６が設けられる。これら
ソース電極５およびドレイン電極６は共に同一構成とな
り、最下層がＡｕＧｅ７ＪとなるＡ ｕ Ｇ ｅ ／
Ｎ ｉ ／ Ａ ｕからなる数１０００人の厚さの多層
構造となっている。
に示されるように、このウェハ１３の主面は、常用のホ
トリソグラフィによって、ソース電極５およびドレイン
電極６の形成領域を除いてＳｉＯ□膜のような絶縁膜９
が設けられるとともに、蒸着、リフトオフ法によってソ
ース電極５およびドレイン電極６が設けられる。これら
ソース電極５およびドレイン電極６は共に同一構成とな
り、最下層がＡｕＧｅ７ＪとなるＡ ｕ Ｇ ｅ ／
Ｎ ｉ ／ Ａ ｕからなる数１０００人の厚さの多層
構造となっている。
つぎに、第５図に示されるように、ウェハ１３の主面全
域にはＳｉｎ、膜のような絶縁膜１０が設けられる。ま
た、この絶縁膜ＩＯおよび絶縁膜９は部分的に除去され
るとともに、露出した半絶縁性ＧａＡＳ基板１の主面に
は、リフトオフ法によってアルミニウムからなるゲート
電極７が１μｍ程度の厚さに形成される。
域にはＳｉｎ、膜のような絶縁膜１０が設けられる。ま
た、この絶縁膜ＩＯおよび絶縁膜９は部分的に除去され
るとともに、露出した半絶縁性ＧａＡＳ基板１の主面に
は、リフトオフ法によってアルミニウムからなるゲート
電極７が１μｍ程度の厚さに形成される。
つぎに、第６図に示されるように、ウェハ１３の主面に
はＣＶＤ法によってＰＳＧ膜からなる層間絶縁膜１１が
設けられる。この眉間絶縁膜１１の形成はゲート電極７
に悪い影響を与えないように低温で行われる。また、こ
の層間絶縁膜１１は部分的に除去される。層間絶縁膜１
１の除去部の一部は、前記ゲート電極７およびソース電
極形成領域ならびにドレイン電極形成領域に対応する部
分である。その後、リフトオフ法によって、ゲート電極
７およびソース電極５ならびにドレイン電極６上には配
線層８が形成される。配線層８は、下層が２０００人程
度Ｏ７さの高融点金属であるＴｉＷ層８ａとなり、上層
がｔｏｏｏｏ人程度の厚さのＡｌＳｉ層８ｂとなってい
る。前記ＴｉＷ層８ａおよびＡ旦Ｓｉ層８ｂは配線層と
なるとともに、前記７１ｗ層ａａは下地のＡｌやＡｕＧ
ｅ／Ｎｉ／Ａｕと、上層のＡ、１ｌｓｉ層８ｂとの反応
を防止するバッファ層となっている。
はＣＶＤ法によってＰＳＧ膜からなる層間絶縁膜１１が
設けられる。この眉間絶縁膜１１の形成はゲート電極７
に悪い影響を与えないように低温で行われる。また、こ
の層間絶縁膜１１は部分的に除去される。層間絶縁膜１
１の除去部の一部は、前記ゲート電極７およびソース電
極形成領域ならびにドレイン電極形成領域に対応する部
分である。その後、リフトオフ法によって、ゲート電極
７およびソース電極５ならびにドレイン電極６上には配
線層８が形成される。配線層８は、下層が２０００人程
度Ｏ７さの高融点金属であるＴｉＷ層８ａとなり、上層
がｔｏｏｏｏ人程度の厚さのＡｌＳｉ層８ｂとなってい
る。前記ＴｉＷ層８ａおよびＡ旦Ｓｉ層８ｂは配線層と
なるとともに、前記７１ｗ層ａａは下地のＡｌやＡｕＧ
ｅ／Ｎｉ／Ａｕと、上層のＡ、１ｌｓｉ層８ｂとの反応
を防止するバッファ層となっている。
つぎに、第７図に示されるように、ウェハ１３の主面全
域には、プラズマＣＶＤ法によってプラズマナイトライ
ド膜からなるプラズマＣＶＤ膜１２が形成されるととも
に、不所望部分はエツチング除去される。前記プラズマ
ＣＶＤ膜１２はファイナルパンシベーシシン膜となる。
域には、プラズマＣＶＤ法によってプラズマナイトライ
ド膜からなるプラズマＣＶＤ膜１２が形成されるととも
に、不所望部分はエツチング除去される。前記プラズマ
ＣＶＤ膜１２はファイナルパンシベーシシン膜となる。
このプラズマＣＶＤ膜１２を形成するプラズマＣＶＤ法
は、２５０°Ｃ程度の温度下で処理ができるため、この
処理時、前記ゲート電極７がヒルロックを起こすことは
ない。また、配線Ｎ８の上層部はＡＪＩＳｉ層８ｂから
なり、Ａｌｌとの間に反応を起こすＡｕは存在しない。
は、２５０°Ｃ程度の温度下で処理ができるため、この
処理時、前記ゲート電極７がヒルロックを起こすことは
ない。また、配線Ｎ８の上層部はＡＪＩＳｉ層８ｂから
なり、Ａｌｌとの間に反応を起こすＡｕは存在しない。
したがって、ＡＪＩのヒルロックも生じないこととあい
まって、プラズマＣＶ ＤＪｌｉ １２を形成する際、
配線層８が損なわれることはない。
まって、プラズマＣＶ ＤＪｌｉ １２を形成する際、
配線層８が損なわれることはない。
その後、前記ウェハ１３は縦横に分断され、第１図に示
されるようなＦＥＴチップ１７が製造される。
されるようなＦＥＴチップ１７が製造される。
このような実施例によれば、つぎのような効果が得られ
る。
る。
（１）本発明のＧａＡｓ−３ＢＧ−ＦＥＴは、ゲート電
極として、ヒルロックを起こし易いＡ、Ｑを使用してい
るが、パッシベーション膜は２５０゜Ｃと低温下で形成
されたプラズマＣＶＤ膜となり、かつプラズマＣＶＤ膜
とＡｌとの間には高融点のＴｉＷ層が介在されているた
め、ＦＥＴの製造において、Ａ文型極上に配線層を形成
した後のパッシベーション膜形成時に、Ａｌがヒルロッ
クを起こすようなこともなく、配線層の信頼性が向上す
るという効果が得られる。
極として、ヒルロックを起こし易いＡ、Ｑを使用してい
るが、パッシベーション膜は２５０゜Ｃと低温下で形成
されたプラズマＣＶＤ膜となり、かつプラズマＣＶＤ膜
とＡｌとの間には高融点のＴｉＷ層が介在されているた
め、ＦＥＴの製造において、Ａ文型極上に配線層を形成
した後のパッシベーション膜形成時に、Ａｌがヒルロッ
クを起こすようなこともなく、配線層の信頼性が向上す
るという効果が得られる。
（２）上記（１）雄より、本発明によれば、ＧａＡｓ
−ＳＢＧ −ＦＥＴは、その製造において、ＡＡのヒル
ロックが発生しないことから、Ａｌと配線層上部の物質
との反応も起きず、配線層の信頼性が向上するという効
果が得られる。
−ＳＢＧ −ＦＥＴは、その製造において、ＡＡのヒル
ロックが発生しないことから、Ａｌと配線層上部の物質
との反応も起きず、配線層の信頼性が向上するという効
果が得られる。
（３）本発明のＧａＡｓ −ＳＢＧ ・ＦＥＴにあって
は、Ａｕ系電極メタルとなるソース・ドレイン上に、／
ｌ系の配線金属を接続する異種金属の接続となるが、パ
ッシベーションに４００’Ｃと高温処理が必要なＣＶＤ
ＰＳＧを形成せず、２５０ 。
は、Ａｕ系電極メタルとなるソース・ドレイン上に、／
ｌ系の配線金属を接続する異種金属の接続となるが、パ
ッシベーションに４００’Ｃと高温処理が必要なＣＶＤ
ＰＳＧを形成せず、２５０ 。
００と低温で形成できるプラズマＣＶＤで形成している
ため、Ａｌｌ −Ｓ １ＪｉＪがソース・ドレインメタ
ルと反応せず、素子特性が、劣化するようなことが防止
できるという効果が得られる。
ため、Ａｌｌ −Ｓ １ＪｉＪがソース・ドレインメタ
ルと反応せず、素子特性が、劣化するようなことが防止
できるという効果が得られる。
（４）本発明のＧａＡｓ −ＳＢＧ −ＦＥＴは、配線
メタルにＴｉＷ／／１４１・Ｓｔを使用し、高価なＭｏ
／Ａｕを使用していないことから、材料費が安くなり、
ＧａＡｓ−８Ｐ、Ｇ＝ＦＥＴのコスト低減が達成できる
という効果が得られる。
メタルにＴｉＷ／／１４１・Ｓｔを使用し、高価なＭｏ
／Ａｕを使用していないことから、材料費が安くなり、
ＧａＡｓ−８Ｐ、Ｇ＝ＦＥＴのコスト低減が達成できる
という効果が得られる。
（５）上記（１）〜（４）により、本発明によれば、材
料費の軽減およびＧａＡｓ −５ＢＧ−ＦＥＴの製造歩
留りの向上とも相俟って信頼性の高いＧａＡｓ−５ＢＧ
ｌ’ＥＴを安価に提供することができるという相乗効果
が得られる。
料費の軽減およびＧａＡｓ −５ＢＧ−ＦＥＴの製造歩
留りの向上とも相俟って信頼性の高いＧａＡｓ−５ＢＧ
ｌ’ＥＴを安価に提供することができるという相乗効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、第８図は本発
明者によって製造されたＧａＡｓ ＩＣの等価回路であ
り、第９図〜第１４図は、その製造を示す断面図である
。すなわち、このＧａＡｓ１Ｃでは、前段のＦＥ”ｒ’
２０のドレイン出力を、後段のＦＥＴ２１の入力とする
構成となっている。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、第８図は本発
明者によって製造されたＧａＡｓ ＩＣの等価回路であ
り、第９図〜第１４図は、その製造を示す断面図である
。すなわち、このＧａＡｓ１Ｃでは、前段のＦＥ”ｒ’
２０のドレイン出力を、後段のＦＥＴ２１の入力とする
構成となっている。
以下、第１Ｏ図〜第１５図を参照しなからＧａＡｓ１Ｃ
の製造方法について説明する。
の製造方法について説明する。
最初に半絶縁性ＧａＡｓ基板１からなる大径の化合物半
導体薄板（ウェハ）１３が用意されるとともに、このウ
ェハ１３は、第９図に示されているように、その主面に
部分的にＳｉＯ□膜のような絶縁膜１４が設けられる。
導体薄板（ウェハ）１３が用意されるとともに、このウ
ェハ１３は、第９図に示されているように、その主面に
部分的にＳｉＯ□膜のような絶縁膜１４が設けられる。
その後、この絶縁膜１４をマスクとしてＳｉが注入され
、半絶縁性ＧａＡｓ基Ｆｉ、ｌの所望領域にｎ十形領域
２２が形成される。このｎ十形領域２２は、前段のＦＥ
Ｔ２０および後段のＦＥＴ２１を近接して形成すること
から、前段ＦＥＴ形成領域２３および後段ＦＥＴ形成領
域２４に、それぞれ一対ずつ形成される。
、半絶縁性ＧａＡｓ基Ｆｉ、ｌの所望領域にｎ十形領域
２２が形成される。このｎ十形領域２２は、前段のＦＥ
Ｔ２０および後段のＦＥＴ２１を近接して形成すること
から、前段ＦＥＴ形成領域２３および後段ＦＥＴ形成領
域２４に、それぞれ一対ずつ形成される。
なお、隣り合う一点鎖線で挟まれた領域が単一のチップ
が形成される領域である。
が形成される領域である。
つぎに、第１０図に示されるように、前記絶縁ｒＰｉ、
１４は除去される。その後、前記ウェハ１３の主面には
再びＳｉＯ□膜のような′４ｔＡ縁膜１６が部分的に設
けられるとともに、Ｓｔが注入され、ｎ＋形領領域らな
るソース領域２およびドレイン領域３ならびにｎ影領域
からなるチャネル４が形成される。
１４は除去される。その後、前記ウェハ１３の主面には
再びＳｉＯ□膜のような′４ｔＡ縁膜１６が部分的に設
けられるとともに、Ｓｔが注入され、ｎ＋形領領域らな
るソース領域２およびドレイン領域３ならびにｎ影領域
からなるチャネル４が形成される。
つぎに、前記絶縁膜１６が除去される。その後、第１１
図に示されるように、このウェハ１３の主面は、常用の
ホトリソグラフィによって、ソース電極５およびドレイ
ン電極６の形成領域を除いてＳ ｉＯｚ膜のような絶縁
膜９が設けられるとともに、蒸着、リフトオフ法によっ
て、最下層がＡｕＧｅ層となるＡｕＧｅ／Ｎｉ／Ａｕか
らなる数１０００人の厚さの多層構造となるソース電極
５およびドレイン電極６が設けられる。
図に示されるように、このウェハ１３の主面は、常用の
ホトリソグラフィによって、ソース電極５およびドレイ
ン電極６の形成領域を除いてＳ ｉＯｚ膜のような絶縁
膜９が設けられるとともに、蒸着、リフトオフ法によっ
て、最下層がＡｕＧｅ層となるＡｕＧｅ／Ｎｉ／Ａｕか
らなる数１０００人の厚さの多層構造となるソース電極
５およびドレイン電極６が設けられる。
つぎに、第１２図に示されるように、ウェハ１３の主面
全域にはＳｉｎ、膜のような絶縁膜１０が設けられる。
全域にはＳｉｎ、膜のような絶縁膜１０が設けられる。
また、この絶縁膜１０および絶縁膜９は部分的に除去さ
れるとともに、露出した半絶縁性ＧａＡ１板ｌの主面に
は、リフトオフ法によってアルミニウムからなるゲート
電極７が１μｍ程度の厚さに形成される。
れるとともに、露出した半絶縁性ＧａＡ１板ｌの主面に
は、リフトオフ法によってアルミニウムからなるゲート
電極７が１μｍ程度の厚さに形成される。
つぎに、第１３図に示されるように、リフトオフ法によ
って配線層８が形成される。この配線層８は、下層が２
０００人程度０厚さの高融点金属であるＴｉＷ層８ａと
なり、上層が１００００人程度の厚さのＡＡＳｉ層８ｂ
となっている。 つぎに、第１４図に示されるように、
ウェハ１３の主面全域には、プラズマＣＶＤ法によって
プラズマナイトライド膜からなるプラズマＣＶＤ膜１２
が形成されるとともに、不所望部分はエツチング除去さ
れる。前記プラズマＣＶＤ膜１２はファイナルパッシベ
ーション膜となる。このプラズマＣＶＤ膜１２を形成す
るプラズマＣＶＤ法は、２５０°Ｃ程度の温度下で処理
ができるため、この処理時、前記ゲート電極７がヒルロ
ックを起こすことはない。また、配線層８の上層部はＡ
ＪＩＳｉ層８ｂからなり、Ａｌとの間に反応を起こすＡ
ＬＪは存在しない。したがって、／ｌのヒルロックも生
じないこととあいまって、プラズマＣＶＤｎ１１２を形
成する際、配線層８が損なわれることはない。
って配線層８が形成される。この配線層８は、下層が２
０００人程度０厚さの高融点金属であるＴｉＷ層８ａと
なり、上層が１００００人程度の厚さのＡＡＳｉ層８ｂ
となっている。 つぎに、第１４図に示されるように、
ウェハ１３の主面全域には、プラズマＣＶＤ法によって
プラズマナイトライド膜からなるプラズマＣＶＤ膜１２
が形成されるとともに、不所望部分はエツチング除去さ
れる。前記プラズマＣＶＤ膜１２はファイナルパッシベ
ーション膜となる。このプラズマＣＶＤ膜１２を形成す
るプラズマＣＶＤ法は、２５０°Ｃ程度の温度下で処理
ができるため、この処理時、前記ゲート電極７がヒルロ
ックを起こすことはない。また、配線層８の上層部はＡ
ＪＩＳｉ層８ｂからなり、Ａｌとの間に反応を起こすＡ
ＬＪは存在しない。したがって、／ｌのヒルロックも生
じないこととあいまって、プラズマＣＶＤｎ１１２を形
成する際、配線層８が損なわれることはない。
その後、前記ウェハ１３は縦横に分断されＧａＡｌ Ｉ
Ｃチップが製造される。
Ｃチップが製造される。
このような実施例によるＧａＡｓ ＩＣは、ゲート電極
として、ヒルロックを起こし易い／ｌを使用しているが
、パッシベーション膜は２５０°Ｃと低温下で形成され
たプラズマＣＶＤ膜となり、かつプラズマＣＶＤ膜とΔ
文との間には高融点のＴｉＷ層が介在されているため、
ＦＥＴ０裂造において、Ａ、ＩＩ電電工上配線層を形成
した後のパンシベーション膜形成時に、／ｌがヒルロッ
クを起こすようなこともなく、Ａｎと配線層上部の物質
との反応も起きず、配線層の信頼性が向上するという効
果が得られる。また、本発明のＧａＡｓ１Ｃは、配線メ
タルにＴ ｉ Ｗ／ＡＪＪ−３ｉを使用し、高価なＭｏ
ＺＡｕを使用していないことから、材料費が安くなり、
製造コストの低減が達成できる。
として、ヒルロックを起こし易い／ｌを使用しているが
、パッシベーション膜は２５０°Ｃと低温下で形成され
たプラズマＣＶＤ膜となり、かつプラズマＣＶＤ膜とΔ
文との間には高融点のＴｉＷ層が介在されているため、
ＦＥＴ０裂造において、Ａ、ＩＩ電電工上配線層を形成
した後のパンシベーション膜形成時に、／ｌがヒルロッ
クを起こすようなこともなく、Ａｎと配線層上部の物質
との反応も起きず、配線層の信頼性が向上するという効
果が得られる。また、本発明のＧａＡｓ１Ｃは、配線メ
タルにＴ ｉ Ｗ／ＡＪＪ−３ｉを使用し、高価なＭｏ
ＺＡｕを使用していないことから、材料費が安くなり、
製造コストの低減が達成できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＧａＡｓ−５ＢＧ−
ＦＥＴの製造技術に適用した場合について説明したが、
それに限定されるものではない。
をその背景となった利用分野であるＧａＡｓ−５ＢＧ−
ＦＥＴの製造技術に適用した場合について説明したが、
それに限定されるものではない。
本発明は少なくともＡＪ１１等ヒルロツタを起こし易い
電極を有する化合物半導体装置の製造技術には適用でき
る。
電極を有する化合物半導体装置の製造技術には適用でき
る。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明の砒化ガリウム半導体装置にあっては、ゲート電
極をＡｌｌで構成するとともに、このＡＪＩｌ上に設け
られる配線層は、下層がＴｉＷで上層がＡＪＩＳｉとな
る構造となっているとともに、前記配線層を被うパッシ
ベーション膜は低温で形成されるプラズマナイトライド
膜となっている砒化ガリウム半導体装置の製造時、熱で
ＡｆＬ電極がヒルロックを起こすこともなく配線層の信
頼性も高くなる。また、本発明によれば、配線層に高価
なＡＵを用いることもなく、Ａｕよりも安価なＴｉＷお
よびＡＪＩＳｉを用いるため、砒化ガリウム半導体装置
の製造コストが安価となる。
極をＡｌｌで構成するとともに、このＡＪＩｌ上に設け
られる配線層は、下層がＴｉＷで上層がＡＪＩＳｉとな
る構造となっているとともに、前記配線層を被うパッシ
ベーション膜は低温で形成されるプラズマナイトライド
膜となっている砒化ガリウム半導体装置の製造時、熱で
ＡｆＬ電極がヒルロックを起こすこともなく配線層の信
頼性も高くなる。また、本発明によれば、配線層に高価
なＡＵを用いることもなく、Ａｕよりも安価なＴｉＷお
よびＡＪＩＳｉを用いるため、砒化ガリウム半導体装置
の製造コストが安価となる。
第１図は本発明の一実施例によるＧａＡｓＩＣにおける
・５ＢＧ−ＦＥＴ部分の概要を示す断面図、 第２図は同じ＜ＧａＡｓ −５ＢＧ−ＦＥＴの製造にお
けるウェハの一部を示す断面図、第３図は同じくｎ十形
領域を形成した状態を示す断面図、 第４図は同じくソース電極およびドレイン電極を形成し
た状態を示すウェハの断面図、第５図は同じくゲート電
極を形成した状態を示すウェハの断面図、 第６図は同じくゲート電極上に配線層を形成した状態を
示すウェハの断面図、 第７図は同じくバンシヘーション膜が形成された状態の
ウェハの断面図、 第８図は本発明の他の実施例によるＧａＡｓ ＩＣの等
価回路、 第９図は同じ（ＧａＡｓｌＣ製造におけるウェハの断面
図、 第１０図は同じくソース領域およびドレイン領域ならび
にチャネルがそれぞれ一対形成されたウェハの断面図、 第１１図はソース電極およびドレイン電極を形成した状
態を示すウェハ、の断面図、 第１２図はゲート電極を形成した状態を示すウェハの断
面図、 第１３図は前段ＦＥＴのドレイン電極と後段ＦＥＴのゲ
ート電極を接続した状態を示すウェハの断面図、 第１４図は同じくファイナルパ・ノシベーションを部分
的に設けたウェハの断面図である。 ■・・・半絶縁性ＧａＡｓ基板、２・・・ソース領域、
３・・・ドレイン領域、４・・・チャネル、５・・・ソ
ース電極、６・・・ドレインＳ Ｆｉ、７・・・ゲート
電極、８・・・配ｖＡ層、９．１０・・・絶縁１１り、
１１・・・居間絶縁膜、１２・・・プラズマＣＶＤ膜、
１３・・・化合物半導体薄板（ウェハ）、１４・・・絶
縁膜、１５・・・ｎ影領域、１６・・・絶縁膜、１７・
・・ＩＣチップ、１８．１９・・・ワイヤ、２ｏ・・・
前段のＦＥＴ、２１−−−後段のＦＥＴ、２２・−−ｎ
＋形頭域、２３・・・前段ＦＥＴ形成領域、２４・・・
後段ＦＥＴ形成領域。 パ・篤ノ 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 ２１−ネ亥四のＦＥ丁 第 ９ 図 第１１図 第１２ｇ 第１３区 第１４図 β
・５ＢＧ−ＦＥＴ部分の概要を示す断面図、 第２図は同じ＜ＧａＡｓ −５ＢＧ−ＦＥＴの製造にお
けるウェハの一部を示す断面図、第３図は同じくｎ十形
領域を形成した状態を示す断面図、 第４図は同じくソース電極およびドレイン電極を形成し
た状態を示すウェハの断面図、第５図は同じくゲート電
極を形成した状態を示すウェハの断面図、 第６図は同じくゲート電極上に配線層を形成した状態を
示すウェハの断面図、 第７図は同じくバンシヘーション膜が形成された状態の
ウェハの断面図、 第８図は本発明の他の実施例によるＧａＡｓ ＩＣの等
価回路、 第９図は同じ（ＧａＡｓｌＣ製造におけるウェハの断面
図、 第１０図は同じくソース領域およびドレイン領域ならび
にチャネルがそれぞれ一対形成されたウェハの断面図、 第１１図はソース電極およびドレイン電極を形成した状
態を示すウェハ、の断面図、 第１２図はゲート電極を形成した状態を示すウェハの断
面図、 第１３図は前段ＦＥＴのドレイン電極と後段ＦＥＴのゲ
ート電極を接続した状態を示すウェハの断面図、 第１４図は同じくファイナルパ・ノシベーションを部分
的に設けたウェハの断面図である。 ■・・・半絶縁性ＧａＡｓ基板、２・・・ソース領域、
３・・・ドレイン領域、４・・・チャネル、５・・・ソ
ース電極、６・・・ドレインＳ Ｆｉ、７・・・ゲート
電極、８・・・配ｖＡ層、９．１０・・・絶縁１１り、
１１・・・居間絶縁膜、１２・・・プラズマＣＶＤ膜、
１３・・・化合物半導体薄板（ウェハ）、１４・・・絶
縁膜、１５・・・ｎ影領域、１６・・・絶縁膜、１７・
・・ＩＣチップ、１８．１９・・・ワイヤ、２ｏ・・・
前段のＦＥＴ、２１−−−後段のＦＥＴ、２２・−−ｎ
＋形頭域、２３・・・前段ＦＥＴ形成領域、２４・・・
後段ＦＥＴ形成領域。 パ・篤ノ 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 ２１−ネ亥四のＦＥ丁 第 ９ 図 第１１図 第１２ｇ 第１３区 第１４図 β
Claims (1)
- 【特許請求の範囲】 １、Ａｌをショットキー電極とする砒化ガリウム半導体
装置であって、前記Ａｌ上に配設される配線層は高融点
金属を含む物質で構成されかつ前記配線層はプラズマＣ
ＶＤ膜で被われていることを特徴とする砒化ガリウム半
導体装置。 ２、前記配線層は下層がＴｉＷ、上層がＡｌＳｉとなっ
ていることを特徴とする特許請求の範囲第１項記載の砒
化ガリウム半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30647986A JPS63160274A (ja) | 1986-12-24 | 1986-12-24 | 砒化ガリウム半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30647986A JPS63160274A (ja) | 1986-12-24 | 1986-12-24 | 砒化ガリウム半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63160274A true JPS63160274A (ja) | 1988-07-04 |
Family
ID=17957511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30647986A Pending JPS63160274A (ja) | 1986-12-24 | 1986-12-24 | 砒化ガリウム半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63160274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194002A (ja) * | 2008-02-12 | 2009-08-27 | Oki Electric Ind Co Ltd | Ｉｉｉ族窒化物半導体高電子移動度トランジスタ及びその製造方法 |
-
1986
- 1986-12-24 JP JP30647986A patent/JPS63160274A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194002A (ja) * | 2008-02-12 | 2009-08-27 | Oki Electric Ind Co Ltd | Ｉｉｉ族窒化物半導体高電子移動度トランジスタ及びその製造方法 |
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