JPH05299634A - 化合物半導体素子およびその製法 - Google Patents
化合物半導体素子およびその製法Info
- Publication number
- JPH05299634A JPH05299634A JP4099296A JP9929692A JPH05299634A JP H05299634 A JPH05299634 A JP H05299634A JP 4099296 A JP4099296 A JP 4099296A JP 9929692 A JP9929692 A JP 9929692A JP H05299634 A JPH05299634 A JP H05299634A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- wiring
- ohmic electrode
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】化合物半導体基体に形成したチャンネル上にオ
ーミック電極と配線層とを有する化合物半導体素子の製
法において、前記化合物半導体基体上に絶縁膜層を形成
し、該絶縁膜層に穴を開孔し、当該穴部に前記チャンネ
ルと該絶縁膜層に接した前記オーミック電極と配線層と
を兼ねたオーミック電極兼配線層を形成することを特徴
とする化合物半導体素子の製法。 【効果】一工程で、オーミック電極と配線層を形成で
き、従来のようなオーミック電極と第１線配線層という
２回にわたる形成工程は必要となくなり、工程数が簡略
され、また、オーミック電極上の配線膜をエッチングす
る必要がないので、オーバーエッチングにより、オーミ
ック電極にダメージを与えることを回避でき、更に、従
来必要としていたオーミック電極と配線との合せ余裕を
持たせる必要がないので、素子のレイアウト面積を縮小
でき、素子の高集積化に寄与することができる。
ーミック電極と配線層とを有する化合物半導体素子の製
法において、前記化合物半導体基体上に絶縁膜層を形成
し、該絶縁膜層に穴を開孔し、当該穴部に前記チャンネ
ルと該絶縁膜層に接した前記オーミック電極と配線層と
を兼ねたオーミック電極兼配線層を形成することを特徴
とする化合物半導体素子の製法。 【効果】一工程で、オーミック電極と配線層を形成で
き、従来のようなオーミック電極と第１線配線層という
２回にわたる形成工程は必要となくなり、工程数が簡略
され、また、オーミック電極上の配線膜をエッチングす
る必要がないので、オーバーエッチングにより、オーミ
ック電極にダメージを与えることを回避でき、更に、従
来必要としていたオーミック電極と配線との合せ余裕を
持たせる必要がないので、素子のレイアウト面積を縮小
でき、素子の高集積化に寄与することができる。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体素子および
その製法に関し、特に、化合物半導体素子のオーミック
電極配線技術に関する。
その製法に関し、特に、化合物半導体素子のオーミック
電極配線技術に関する。
【０００２】
【従来の技術】化合物半導体素子の例としてガリウムヒ
素（ＧａＡｓ）半導体素子（以下、ＩＣという）を取上
げて説明する。従来のＧａＡｓＩＣでは、“ＥＬＥＣＴ
ＲＯＮＩＣＳ ＬＥＴＴＥＲＳ １ｓｔ Ａｐｒｉｌ
１９８２ Ｖｏｌ．１８ Ｎｏ．７ Ｐ２２９〜Ｐ３００”に報告されているよう
にオーミック電極（Ｏｈｍｉｃ ｍｅｔａｌを形成後、
当該オーミック電極上に絶縁膜を形成し、次いで、第１
層の配線（１ｓｔーＩｅｖｅｌ ｉｎｔｅｒｃｏｎｎｅ
ｃｔｉｏｎ）を別の層として形成していた。
素（ＧａＡｓ）半導体素子（以下、ＩＣという）を取上
げて説明する。従来のＧａＡｓＩＣでは、“ＥＬＥＣＴ
ＲＯＮＩＣＳ ＬＥＴＴＥＲＳ １ｓｔ Ａｐｒｉｌ
１９８２ Ｖｏｌ．１８ Ｎｏ．７ Ｐ２２９〜Ｐ３００”に報告されているよう
にオーミック電極（Ｏｈｍｉｃ ｍｅｔａｌを形成後、
当該オーミック電極上に絶縁膜を形成し、次いで、第１
層の配線（１ｓｔーＩｅｖｅｌ ｉｎｔｅｒｃｏｎｎｅ
ｃｔｉｏｎ）を別の層として形成していた。
【０００３】
【発明が解決しようとする課題】しかし、この方法で
は、オーミック電極と第１線配線層とにわたる２回の形
成工程が必要であり、工程数が長くなること、また、オ
ーミック電極上に第１層配線を接合する際、オーミック
電極上の絶縁膜層に、ドライエッチング処理等を行うの
で、オーバエッチングにより、オーミック電極にダメー
ジを与え、オーミック特性の劣化をひき起し易いこと、
さらに、オーミック電極と配線との合わせ余裕が必要で
あり、レイアウト面積が増大し、素子の高集積化を妨げ
るという問題があった。本発明は、かかる従来技術の有
する問題点を解消することを目的としたものである。本
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
は、オーミック電極と第１線配線層とにわたる２回の形
成工程が必要であり、工程数が長くなること、また、オ
ーミック電極上に第１層配線を接合する際、オーミック
電極上の絶縁膜層に、ドライエッチング処理等を行うの
で、オーバエッチングにより、オーミック電極にダメー
ジを与え、オーミック特性の劣化をひき起し易いこと、
さらに、オーミック電極と配線との合わせ余裕が必要で
あり、レイアウト面積が増大し、素子の高集積化を妨げ
るという問題があった。本発明は、かかる従来技術の有
する問題点を解消することを目的としたものである。本
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。本発明では、化合物半導体基体上に
絶縁膜層を形成し、該絶縁膜層に穴を開孔し、当該穴部
にオーミック電極兼配線層を形成するようにする。即
ち、絶縁膜層に開孔した穴に、同一の材（配線材）を用
いて、一工程で、オーミック電極兼配線層を形成するよ
うにしたものである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。本発明では、化合物半導体基体上に
絶縁膜層を形成し、該絶縁膜層に穴を開孔し、当該穴部
にオーミック電極兼配線層を形成するようにする。即
ち、絶縁膜層に開孔した穴に、同一の材（配線材）を用
いて、一工程で、オーミック電極兼配線層を形成するよ
うにしたものである。
【０００５】
【作用】上記手段によれば、当該配線材は、穴部におい
て、前記チャンネルと接続している結果オーミック電極
となるとともに、当該材は、絶縁膜層上に接し通常の配
線としても作用し得る。従って、一工程で、オーミック
電極と配線層を形成でき、従来のようなオーミック電極
と第１線配線層という２回にわたる形成工程は必要とな
くなり、工程数が簡略され、また、従来のように、オー
ミック電極上の配線膜をエッチングする必要がないの
で、オーバーエッチングにより、オーミック電極にダメ
ージを与えることを回避でき、更に、配線材は、オーミ
ック電極兼配線層を兼ねており、それ故、従来必要とし
ていたオーミック電極と配線との合せ（ホトレジスト露
光装置）余裕を持たせる必要がないので、素子のレイア
ウト面積を縮小でき、素子の高集積化に寄与することが
できる。
て、前記チャンネルと接続している結果オーミック電極
となるとともに、当該材は、絶縁膜層上に接し通常の配
線としても作用し得る。従って、一工程で、オーミック
電極と配線層を形成でき、従来のようなオーミック電極
と第１線配線層という２回にわたる形成工程は必要とな
くなり、工程数が簡略され、また、従来のように、オー
ミック電極上の配線膜をエッチングする必要がないの
で、オーバーエッチングにより、オーミック電極にダメ
ージを与えることを回避でき、更に、配線材は、オーミ
ック電極兼配線層を兼ねており、それ故、従来必要とし
ていたオーミック電極と配線との合せ（ホトレジスト露
光装置）余裕を持たせる必要がないので、素子のレイア
ウト面積を縮小でき、素子の高集積化に寄与することが
できる。
【０００６】
【実施例】以下、本発明の実施例を述べる。 実施例１．図１に本発明の１実施例であるＧａＡｓＩＣ
の製造工程中の一断面を示す。ＧａＡｓ基板（半絶縁
性）１に、ｎ型キャリア層２を形成し、この上部に、ゲ
ート電極３を形成する。ゲート電極３は、例えばＷによ
り構成される。この後、当該基板１の全面に、例えば酸
化珪素よりなる絶縁膜４を、例えばＣＶＤ（化学的蒸蒸
気膜形成法）により形成する。オーミック接合の必要な
部分を開口し、配線層５を例えば真空蒸着法により形成
する。この後、オーミック接触を得るために、アロイ処
理（４００℃程度の熱処理）を行う。配線層５は、図２
に示すように、ＧａＡｓ基板側から、ＡｕＧｅ（厚み：
５００〜１０００Å）ーＷ（厚み：１００〜５００Å）
ーＮｉ（厚み：１００〜５００Å）ーＡｕ（厚み：〜５
０００Å）ーＷ（厚み：５００Å）の各膜構造とする。
ＡｕＧｅ膜６は、オーミック接触層、Ａｕ膜９は第一配
線層で、これらの間のＷ膜７及びＮｉ膜８は、当該Ａｕ
Ｇｅ膜６と第一配線層（Ａｕ膜）９との合金化を防止す
るバリヤ層となっており、Ａｕ膜９（第一配線層）上の
Ｗ膜１０は、第二配線層を配線する場合の接着層であ
る。この配線層５はｎ型キャリア層２とオーミック接触
しており、オーミック電極となっている。また一方で、
絶縁膜２上を配線しており、ＩＣの別の素子を電気的に
接続している。本発明によれば、配線層５の形成によ
り、オーミック電極と配線とが同時に形成でき工程数を
減らすことができる。また、配線層５の形成により、オ
ーミック電極と配線とが同時に形成できるので、配線と
オーミック電極の合せ余裕が不要で、ＩＣのレイアウト
面積を縮小することができる。さらに、その合せの際
に、チャネルやゲートにダメージを与えることがなく、
ドライエッチング等によるオーミック電極へのダメージ
も無く良好なオーミック接合が得られる。 実施例２．実施例１と同様なＧａＡｓＩＣとし、ただ
し、オーミック電極兼配線層５を、ＧａＡｓ基板側から
ＡｕＧｅ（厚み：５００〜１０００Å）ーＮｉ（厚み：
１００〜５００Å）ーＴｉＮ（厚み：１０００〜２００
０Å）ーＡｕ（厚み：ー５０００Å）ーＴｉＮ（厚み：
１００〜５００Å）よりなる各膜構造とした。前記実施
例１と同様に、ＡｕＧｅ膜１１は、オーミック接触層、
Ａｕ膜１４は第一配線層で、これらの間のＮｉ膜１２及
びＴｉＮ膜１３は、当該オーミック接触層１１と第一配
線層１４との合金化を防止するバリヤ層となっており、
Ａｕ膜１４（第一配線層）上のＴｉＮ膜１５は、第二配
線層を配線する場合の接着層となる。この方法において
も実施例１と同様な効果が得られる。以上本発明者によ
ってなされた発明を実施例にもとずき具体的に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。例えば、上記実施例におけるＴｉＮの代
りに、ＴｉＷ，ＴｉＷＮ，ＷＮ，Ｍｏ，Ｔａ，ＷＳｉな
どを用いても同様な効果が得られる。
の製造工程中の一断面を示す。ＧａＡｓ基板（半絶縁
性）１に、ｎ型キャリア層２を形成し、この上部に、ゲ
ート電極３を形成する。ゲート電極３は、例えばＷによ
り構成される。この後、当該基板１の全面に、例えば酸
化珪素よりなる絶縁膜４を、例えばＣＶＤ（化学的蒸蒸
気膜形成法）により形成する。オーミック接合の必要な
部分を開口し、配線層５を例えば真空蒸着法により形成
する。この後、オーミック接触を得るために、アロイ処
理（４００℃程度の熱処理）を行う。配線層５は、図２
に示すように、ＧａＡｓ基板側から、ＡｕＧｅ（厚み：
５００〜１０００Å）ーＷ（厚み：１００〜５００Å）
ーＮｉ（厚み：１００〜５００Å）ーＡｕ（厚み：〜５
０００Å）ーＷ（厚み：５００Å）の各膜構造とする。
ＡｕＧｅ膜６は、オーミック接触層、Ａｕ膜９は第一配
線層で、これらの間のＷ膜７及びＮｉ膜８は、当該Ａｕ
Ｇｅ膜６と第一配線層（Ａｕ膜）９との合金化を防止す
るバリヤ層となっており、Ａｕ膜９（第一配線層）上の
Ｗ膜１０は、第二配線層を配線する場合の接着層であ
る。この配線層５はｎ型キャリア層２とオーミック接触
しており、オーミック電極となっている。また一方で、
絶縁膜２上を配線しており、ＩＣの別の素子を電気的に
接続している。本発明によれば、配線層５の形成によ
り、オーミック電極と配線とが同時に形成でき工程数を
減らすことができる。また、配線層５の形成により、オ
ーミック電極と配線とが同時に形成できるので、配線と
オーミック電極の合せ余裕が不要で、ＩＣのレイアウト
面積を縮小することができる。さらに、その合せの際
に、チャネルやゲートにダメージを与えることがなく、
ドライエッチング等によるオーミック電極へのダメージ
も無く良好なオーミック接合が得られる。 実施例２．実施例１と同様なＧａＡｓＩＣとし、ただ
し、オーミック電極兼配線層５を、ＧａＡｓ基板側から
ＡｕＧｅ（厚み：５００〜１０００Å）ーＮｉ（厚み：
１００〜５００Å）ーＴｉＮ（厚み：１０００〜２００
０Å）ーＡｕ（厚み：ー５０００Å）ーＴｉＮ（厚み：
１００〜５００Å）よりなる各膜構造とした。前記実施
例１と同様に、ＡｕＧｅ膜１１は、オーミック接触層、
Ａｕ膜１４は第一配線層で、これらの間のＮｉ膜１２及
びＴｉＮ膜１３は、当該オーミック接触層１１と第一配
線層１４との合金化を防止するバリヤ層となっており、
Ａｕ膜１４（第一配線層）上のＴｉＮ膜１５は、第二配
線層を配線する場合の接着層となる。この方法において
も実施例１と同様な効果が得られる。以上本発明者によ
ってなされた発明を実施例にもとずき具体的に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。例えば、上記実施例におけるＴｉＮの代
りに、ＴｉＷ，ＴｉＷＮ，ＷＮ，Ｍｏ，Ｔａ，ＷＳｉな
どを用いても同様な効果が得られる。
【０００７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明によれば、配線とオーミック
電極とを同時に形成できるので以下の効果がある。 （１）配線層とオーミック電極の形成工程数を減らすこ
とができる。この結果、素子製造の原価低減や、歩留の
向上が可能となる。 （２）オーミック電極にエッチングダメージを与えるこ
とがないので、オーミック電極の特性が安定する。 （３）オーミック電極と配線と配線の合わせが不要とな
り素子面積の縮小が可能となる。この結果ＩＣ素子の場
合は高集積化が可能となる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明によれば、配線とオーミック
電極とを同時に形成できるので以下の効果がある。 （１）配線層とオーミック電極の形成工程数を減らすこ
とができる。この結果、素子製造の原価低減や、歩留の
向上が可能となる。 （２）オーミック電極にエッチングダメージを与えるこ
とがないので、オーミック電極の特性が安定する。 （３）オーミック電極と配線と配線の合わせが不要とな
り素子面積の縮小が可能となる。この結果ＩＣ素子の場
合は高集積化が可能となる。
【図１】本発明の一実施例のＧａＡｓＩＣの一断面であ
る。
る。
【図２】本発明の一実施例の要部断面図である。
【図３】本発明の他の実施例を示す要部断面図である。
１・・・ＧａＡｓ半導体基板 ２・・・ｎ型キャリヤ層（チャネル） ３・・・ゲート電極 ４・・・絶縁膜層 ５・・・オーミック電極兼配線層 ６・・・ＡｕＧｅ膜（オーミック接触層） ７・・・Ｗ膜（バリヤ層） ８・・・Ｎｉ膜（バリヤ層） ９・・・Ａｕ膜（第一配線層） １０・・・Ｗ膜（第二配線層を配線する場合の接着層） １１・・・ＡｕＧｅ膜（オーミック接触層） １２・・・Ｎｉ膜（バリヤ層） １３・・・ＴｉＮ膜（バリヤ層） １４・・・Ａｕ膜（第一配線層） １５・・・ＴｉＮ膜（第二配線層を配線する場合の接着
層）
層）
Claims (3)
- 【請求項１】化合物半導体基体に形成したチャンネル上
にオーミック電極と配線層とを有する化合物半導体素子
の製法において、前記化合物半導体基体上に絶縁膜層を
形成し、該絶縁膜層に穴を開孔し、当該穴部に前記チャ
ンネルと該絶縁膜層に接した前記オーミック電極と配線
層とを兼ねたオーミック電極兼配線層を形成することを
特徴とする化合物半導体素子の製法。 - 【請求項２】チャンネルを形成した化合物半導体基体の
該チャンネル上に、該チャンネルと当該基体上に形成さ
れた絶縁膜層との両者に接合したオーミック電極と配線
層とを兼ねたオーミック電極兼配線層を形成して成るこ
とを特徴とする化合物半導体素子。 - 【請求項３】オーミック電極兼配線層が、化合物半導体
基体側から順次オーミック電極下層、バリア金属中間層
および第１層配線金属上層よりなる、請求項２に記載の
化合物半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099296A JPH05299634A (ja) | 1992-04-20 | 1992-04-20 | 化合物半導体素子およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099296A JPH05299634A (ja) | 1992-04-20 | 1992-04-20 | 化合物半導体素子およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299634A true JPH05299634A (ja) | 1993-11-12 |
Family
ID=14243674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099296A Pending JPH05299634A (ja) | 1992-04-20 | 1992-04-20 | 化合物半導体素子およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299634A (ja) |
-
1992
- 1992-04-20 JP JP4099296A patent/JPH05299634A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0456325A (ja) | 半導体装置およびその製造方法 | |
| US4695869A (en) | GAAS semiconductor device | |
| JPH06252091A (ja) | 半導体装置およびその製造方法 | |
| US5260603A (en) | Electrode structure of semiconductor device for use in GaAs compound substrate | |
| JPH05275373A (ja) | 化合物半導体装置の製造方法 | |
| JPH06177200A (ja) | 半導体集積回路装置の形成方法 | |
| JPH05299634A (ja) | 化合物半導体素子およびその製法 | |
| JPH0730095A (ja) | 半導体装置及びその製造方法 | |
| JPH07161762A (ja) | 半導体デバイス | |
| JPS59112654A (ja) | 砒化ガリウム半導体装置 | |
| JPS62150869A (ja) | 化合物半導体装置 | |
| JPS6020568A (ja) | 半導体装置 | |
| JPS6252962A (ja) | 半導体装置 | |
| JPH07321127A (ja) | 化合物半導体装置及びその製造方法 | |
| JPS60211974A (ja) | 半導体素子 | |
| KR20040059730A (ko) | 반도체 소자의 제조 방법 | |
| JPS63160274A (ja) | 砒化ガリウム半導体装置 | |
| JPH0818006A (ja) | 半導体集積回路装置の製造方法 | |
| JPS5976437A (ja) | 半導体装置 | |
| JPS60200570A (ja) | 電子装置 | |
| JPS6323665B2 (ja) | ||
| JPS62229955A (ja) | 半導体装置 | |
| JPS62122255A (ja) | 化合物半導体装置 | |
| JPH08264710A (ja) | 半導体集積回路装置およびその製造方法ならびに半導体ウエハ | |
| JP2001135639A (ja) | 半導体装置およびその製造方法 |