JPH0818006A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0818006A JPH0818006A JP14415194A JP14415194A JPH0818006A JP H0818006 A JPH0818006 A JP H0818006A JP 14415194 A JP14415194 A JP 14415194A JP 14415194 A JP14415194 A JP 14415194A JP H0818006 A JPH0818006 A JP H0818006A
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Abstract
(57)【要約】
【目的】 半導体集積回路装置の歩留まりを高める。
【構成】半導体基板１の第１領域の主面上に下層電極３
Ａ、誘電体膜４Ａ、上層電極５Ａの夫々を順次積層した
容量素子Ｃと、前記半導体基板１の第２領域の主面に構
成された能動素子(電界効果トランジスタＱ)若しくは他
の受動素子とを有する半導体集積回路装置の製造方法に
おいて、前記容量素子Ｃの形成工程を能動素子若しくは
他の受動素子の形成工程よりも前に位置づける。また、
前記容量素子Ｃの下層電極３Ａ、誘電体膜４Ａ、上層電
極５Ａの夫々は同一の成膜装置で連続的に形成する。
Ａ、誘電体膜４Ａ、上層電極５Ａの夫々を順次積層した
容量素子Ｃと、前記半導体基板１の第２領域の主面に構
成された能動素子(電界効果トランジスタＱ)若しくは他
の受動素子とを有する半導体集積回路装置の製造方法に
おいて、前記容量素子Ｃの形成工程を能動素子若しくは
他の受動素子の形成工程よりも前に位置づける。また、
前記容量素子Ｃの下層電極３Ａ、誘電体膜４Ａ、上層電
極５Ａの夫々は同一の成膜装置で連続的に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体基板の第１領域の主面上に下層電
極、誘電体膜、上層電極の夫々を順次積層した容量素子
と、前記半導体基板の第２領域の主面に構成された能動
素子若しくは他の受動素子とを有する半導体集積回路装
置に適用して有効な技術に関するものである。
関し、特に、半導体基板の第１領域の主面上に下層電
極、誘電体膜、上層電極の夫々を順次積層した容量素子
と、前記半導体基板の第２領域の主面に構成された能動
素子若しくは他の受動素子とを有する半導体集積回路装
置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置として、例えば同一
基板上に容量素子及び電界効果トランジスタを塔載した
マイクロ波集積回路装置（Ｍicrowave Ｉntegrated Ｃi
rcuit)がある。この種のマイクロ波集積回路装置は、製
造プロセスにおいて、電界効果トランジスタを形成した
後、容量素子を形成している。以下、マイクロ波集積回
路装置の一般的な製造プロセスについて、図９乃至図１
１（各製造工程毎に示す要部断面図）を用いて説明す
る。
基板上に容量素子及び電界効果トランジスタを塔載した
マイクロ波集積回路装置（Ｍicrowave Ｉntegrated Ｃi
rcuit)がある。この種のマイクロ波集積回路装置は、製
造プロセスにおいて、電界効果トランジスタを形成した
後、容量素子を形成している。以下、マイクロ波集積回
路装置の一般的な製造プロセスについて、図９乃至図１
１（各製造工程毎に示す要部断面図）を用いて説明す
る。
【０００３】まず、ＧａＡｓからなる化合物半導体基板
１Ａの主面上にｎ型エピタキシャル層１Ｂを成長させた
半導体基板１を用意する。
１Ａの主面上にｎ型エピタキシャル層１Ｂを成長させた
半導体基板１を用意する。
【０００４】次に、前記半導体基板１の能動素子形成領
域の主面上にソース電極６Ａ及びドレイン電極６Ｂを形
成する。
域の主面上にソース電極６Ａ及びドレイン電極６Ｂを形
成する。
【０００５】次に、図９に示すように、前記ソース電極
６Ａとドレイン電極６Ｂとの間の半導体基板１の主面上
に、ゲート電極７を形成する。この工程により、ｎ型エ
ピタキシャル層１Ｂをチャネル形成領域として使用する
電界効果トランジスタＱが形成される。
６Ａとドレイン電極６Ｂとの間の半導体基板１の主面上
に、ゲート電極７を形成する。この工程により、ｎ型エ
ピタキシャル層１Ｂをチャネル形成領域として使用する
電界効果トランジスタＱが形成される。
【０００６】次に、前記ソース電極６Ａ上、ドレイン電
極６Ｂ上及びゲート電極７上を含む半導体基板１の主面
上に層間絶縁膜２を形成する。
極６Ｂ上及びゲート電極７上を含む半導体基板１の主面
上に層間絶縁膜２を形成する。
【０００７】次に、図１０に示すように、前記半導体基
板１の容量素子形成領域の主面上に層間絶縁膜２を介在
して容量素子の下層電極３Ａを形成する。
板１の容量素子形成領域の主面上に層間絶縁膜２を介在
して容量素子の下層電極３Ａを形成する。
【０００８】次に、前記下層電極３Ａ上を含む半導体基
板１の主面上に容量素子の誘電体膜４Ａを形成する。
板１の主面上に容量素子の誘電体膜４Ａを形成する。
【０００９】次に、図１１に示すように、前記誘電体膜
４Ａ上に上層電極５Ａを形成する。この工程により、半
導体基板１の容量素子形成領域の主面上に層間絶縁膜２
を介在して下層電極３Ａ、誘電体膜４Ａ、上層電極５Ａ
の夫々を順次積層した容量素子Ｃが形成される。
４Ａ上に上層電極５Ａを形成する。この工程により、半
導体基板１の容量素子形成領域の主面上に層間絶縁膜２
を介在して下層電極３Ａ、誘電体膜４Ａ、上層電極５Ａ
の夫々を順次積層した容量素子Ｃが形成される。
【００１０】この後、抵抗素子やインダクター等の受動
素子を形成し、これらの素子間を配線で結線することに
より、マイクロ波集積回路装置はほぼ完成する。
素子を形成し、これらの素子間を配線で結線することに
より、マイクロ波集積回路装置はほぼ完成する。
【００１１】
【発明が解決しようとする課題】本発明者は、前述のマ
イクロ波集積回路装置について、以下の問題点を見出し
た。
イクロ波集積回路装置について、以下の問題点を見出し
た。
【００１２】前記マイクロ波集積回路装置の製造プロセ
スにおいて、層間絶縁膜２を形成する前の半導体基板１
の容量素子形成領域の主面上には、電界効果トランジス
タＱの形成時に発生した異物やゴミ等が付着する。この
異物やゴミ等により層間絶縁膜２に段差が形成される。
このため、層間絶縁膜２上に形成される下層電極３Ａ、
誘電体膜４Ａ、上層電極５Ａの夫々の膜質が低下し、容
量素子Ｃの不良を招く要因となるので、マイクロ波集積
回路装置の歩留まりが低下する。電界効果トランジスタ
Ｑの形成時に発生する異物やゴミ等は、半導体基板１の
容量素子形成領域の主面上に、層間絶縁膜２を介在しな
いで、直接、容量素子Ｃを形成した場合においても同様
に容量素子Ｃの不良を招く要因となる。
スにおいて、層間絶縁膜２を形成する前の半導体基板１
の容量素子形成領域の主面上には、電界効果トランジス
タＱの形成時に発生した異物やゴミ等が付着する。この
異物やゴミ等により層間絶縁膜２に段差が形成される。
このため、層間絶縁膜２上に形成される下層電極３Ａ、
誘電体膜４Ａ、上層電極５Ａの夫々の膜質が低下し、容
量素子Ｃの不良を招く要因となるので、マイクロ波集積
回路装置の歩留まりが低下する。電界効果トランジスタ
Ｑの形成時に発生する異物やゴミ等は、半導体基板１の
容量素子形成領域の主面上に、層間絶縁膜２を介在しな
いで、直接、容量素子Ｃを形成した場合においても同様
に容量素子Ｃの不良を招く要因となる。
【００１３】また、容量素子Ｃの下層電極３Ａ、誘電体
膜４Ａ、上層電極５Ａの夫々は、異なる成膜装置で形成
される。これは、成膜装置から他の成膜装置に半導体基
板１を移動(搬送)させなければならない。このため、半
導体基板１の移動(搬送)時、下層電極３Ａ上及び誘電体
膜４Ａ上に異物、ゴミ等が付着し、容量素子Ｃの不良を
招く要因となるので、マイクロ波集積回路装置の歩留ま
りが低下する。
膜４Ａ、上層電極５Ａの夫々は、異なる成膜装置で形成
される。これは、成膜装置から他の成膜装置に半導体基
板１を移動(搬送)させなければならない。このため、半
導体基板１の移動(搬送)時、下層電極３Ａ上及び誘電体
膜４Ａ上に異物、ゴミ等が付着し、容量素子Ｃの不良を
招く要因となるので、マイクロ波集積回路装置の歩留ま
りが低下する。
【００１４】本発明の目的は、容量素子と能動素子若し
くは他の受動素子とを有する半導体集積回路装置の歩留
まりを高めることが可能な技術を提供することにある。
くは他の受動素子とを有する半導体集積回路装置の歩留
まりを高めることが可能な技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１７】（１）半導体基板の主面上に下層電極、誘
電体膜、上層電極の夫々を順次積層した容量素子と、前
記半導体基板の第２領域の主面に構成された能動素子若
しくは他の受動素子とを有する半導体集積回路装置の製
造方法において、前記容量素子の形成工程を能動素子若
しくは他の受動素子の形成工程よりも前に位置づける。
電体膜、上層電極の夫々を順次積層した容量素子と、前
記半導体基板の第２領域の主面に構成された能動素子若
しくは他の受動素子とを有する半導体集積回路装置の製
造方法において、前記容量素子の形成工程を能動素子若
しくは他の受動素子の形成工程よりも前に位置づける。
【００１８】（２）前記容量素子の下層電極、誘電体
膜、上層電極の夫々を同一の成膜装置で連続的に形成す
る。
膜、上層電極の夫々を同一の成膜装置で連続的に形成す
る。
【００１９】
【作用】上述した手段(１)によれば、容量素子が形成さ
れる半導体基板の第１領域の主面上に能動素子及び他の
受動素子の形成で付着する異物やゴミ等を排除できるの
で、異物やゴミ等による容量素子の不良を防止できる。
この結果、半導体集積回路装置の歩留まりを高めること
ができる。
れる半導体基板の第１領域の主面上に能動素子及び他の
受動素子の形成で付着する異物やゴミ等を排除できるの
で、異物やゴミ等による容量素子の不良を防止できる。
この結果、半導体集積回路装置の歩留まりを高めること
ができる。
【００２０】上述した手段(２)によれば、下層電極上及
び誘電体膜上に半導体基板の移動で付着する異物やゴミ
等を排除できるので、異物やゴミ等による容量素子の不
良を防止できる。この結果、半導体集積回路装置の歩留
まりを高めることができる。
び誘電体膜上に半導体基板の移動で付着する異物やゴミ
等を排除できるので、異物やゴミ等による容量素子の不
良を防止できる。この結果、半導体集積回路装置の歩留
まりを高めることができる。
【００２１】
【実施例】以下、本発明の構成について、マイクロ波集
積回路装置に本発明を適用した一実施例とともに説明す
る。
積回路装置に本発明を適用した一実施例とともに説明す
る。
【００２２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２３】本発明の一実施例であるマイクロ波集積回
路装置の概略構成を図１（要部断面図）に示す。
路装置の概略構成を図１（要部断面図）に示す。
【００２４】図１に示すように、本実施例のマイクロ波
集積回路装置は、ＧａＡｓからなる化合物半導体基板１
Ａの主面上にｎ型エピタキシャル層１Ｂを成長させた半
導体基板１を主体にして構成される。
集積回路装置は、ＧａＡｓからなる化合物半導体基板１
Ａの主面上にｎ型エピタキシャル層１Ｂを成長させた半
導体基板１を主体にして構成される。
【００２５】前記半導体基板１の能動素子形成領域(第
２領域)の主面には、能動素子として例えば電界効果ト
ランジスタＱが構成される。この電界効果トランジスタ
Ｑは、主に、チャネル形成領域として使用するｎ型エピ
タキシャル層１Ｂ、ソース電極６Ａ、ドレイン電極６Ｂ
及びゲート電極７で構成される。
２領域)の主面には、能動素子として例えば電界効果ト
ランジスタＱが構成される。この電界効果トランジスタ
Ｑは、主に、チャネル形成領域として使用するｎ型エピ
タキシャル層１Ｂ、ソース電極６Ａ、ドレイン電極６Ｂ
及びゲート電極７で構成される。
【００２６】前記ソース電極６Ａ、ドレイン電極６Ｂの
夫々はｎ型エピタキシャル層１Ｂの主面上に形成され
る。ソース電極６Ａ、ドレイン電極６Ｂの夫々は、ｎ型
エピタキシャル層１Ｂの主面側から例えばＡｕＧｅ膜、
Ｎｉ膜、Ａｕ膜の夫々を順次積層した積層膜で構成され
る。ＡｕＧｅ膜は、ｎ型エピタキシャル層１Ｂとのオー
ミックコンタクト特性を高める目的で形成される。Ａｕ
膜は、このソース電極６Ａ、ドレイン電極６Ｂの夫々に
接続される配線とのオーミックコンタクト特性を高める
目的で形成される。ソース電極６Ａ、ドレイン電極６Ｂ
の夫々は、層間絶縁膜２で互いに電気的に分離される。
夫々はｎ型エピタキシャル層１Ｂの主面上に形成され
る。ソース電極６Ａ、ドレイン電極６Ｂの夫々は、ｎ型
エピタキシャル層１Ｂの主面側から例えばＡｕＧｅ膜、
Ｎｉ膜、Ａｕ膜の夫々を順次積層した積層膜で構成され
る。ＡｕＧｅ膜は、ｎ型エピタキシャル層１Ｂとのオー
ミックコンタクト特性を高める目的で形成される。Ａｕ
膜は、このソース電極６Ａ、ドレイン電極６Ｂの夫々に
接続される配線とのオーミックコンタクト特性を高める
目的で形成される。ソース電極６Ａ、ドレイン電極６Ｂ
の夫々は、層間絶縁膜２で互いに電気的に分離される。
【００２７】前記ゲート電極７は例えばＷ膜、ＷＳix膜
等のショットキー接合金属膜で形成される。つまり、電
界効果トランジスタＱはショットキー接合型で構成され
る。このゲート電極７は、層間絶縁膜２でソース電極６
Ａ、ドレイン電極６Ｂの夫々と電極的に分離される。
等のショットキー接合金属膜で形成される。つまり、電
界効果トランジスタＱはショットキー接合型で構成され
る。このゲート電極７は、層間絶縁膜２でソース電極６
Ａ、ドレイン電極６Ｂの夫々と電極的に分離される。
【００２８】前記ソース電極６Ａには層間絶縁膜９に形
成された接続孔９Ｃを通して配線１０Ｃが電気的に接続
される。ドレイン電極６Ｂには層間絶縁膜９に形成され
た接続孔９Ｄを通して配線１０Ｄが電気的に接続され
る。
成された接続孔９Ｃを通して配線１０Ｃが電気的に接続
される。ドレイン電極６Ｂには層間絶縁膜９に形成され
た接続孔９Ｄを通して配線１０Ｄが電気的に接続され
る。
【００２９】前記半導体基板１の容量素子形成領域(第
１領域)の主面上には層間絶縁膜２を介在して容量素子
Ｃが構成される。この容量素子Ｃは層間絶縁膜２の主面
側から下層電極３Ａ、誘電体膜４Ａ、上層電極５Ａの夫
々を順次積層した積層構造で構成される。下層電極３Ａ
は例えばＭｏ膜、ＴｉＷ膜、ＷＳix膜等の高融点金属膜
で形成される。誘電体膜４Ａは、酸化珪素膜に比べて誘
電率の高い例えば窒化珪素膜（Ｓi2Ｎ4)、タンタルオキ
サイド(Ｔa2Ｏ5）膜等の絶縁膜で形成される。
１領域)の主面上には層間絶縁膜２を介在して容量素子
Ｃが構成される。この容量素子Ｃは層間絶縁膜２の主面
側から下層電極３Ａ、誘電体膜４Ａ、上層電極５Ａの夫
々を順次積層した積層構造で構成される。下層電極３Ａ
は例えばＭｏ膜、ＴｉＷ膜、ＷＳix膜等の高融点金属膜
で形成される。誘電体膜４Ａは、酸化珪素膜に比べて誘
電率の高い例えば窒化珪素膜（Ｓi2Ｎ4)、タンタルオキ
サイド(Ｔa2Ｏ5）膜等の絶縁膜で形成される。
【００３０】前記下層電極３Ａには、開口８内の層間絶
縁膜９に形成された接続孔９Ａを通して配線１０Ａが電
気的に接続される。上層電極５Ａには層間絶縁膜９に形
成された接続孔９Ｂを通して配線１０Ｂが電気的に接続
される。
縁膜９に形成された接続孔９Ａを通して配線１０Ａが電
気的に接続される。上層電極５Ａには層間絶縁膜９に形
成された接続孔９Ｂを通して配線１０Ｂが電気的に接続
される。
【００３１】このように構成されるマイクロ波集積回路
装置は、同一基板に容量素子Ｃ及び電界効果トランジス
タＱを塔載する。
装置は、同一基板に容量素子Ｃ及び電界効果トランジス
タＱを塔載する。
【００３２】次に、前記マイクロ波集積回路装置の製造
方法について、図２乃至図８（各製造工程毎に示す要部
断面図）を用いて説明する。
方法について、図２乃至図８（各製造工程毎に示す要部
断面図）を用いて説明する。
【００３３】まず、ＧａＡｓからなる化合物半導体基板
１Ａの主面上にｎ型エピタキシャル層１Ｂを成長させた
半導体基板１を用意する。
１Ａの主面上にｎ型エピタキシャル層１Ｂを成長させた
半導体基板１を用意する。
【００３４】次に、図２に示すように、前記ｎ型エピタ
キシャル層１Ｂの主面上に層間絶縁膜２を形成する。層
間絶縁膜２は、例えばＣＶＤ法で堆積した酸化珪素膜で
形成され、３００［ｎｍ］程度の膜厚で形成される。
キシャル層１Ｂの主面上に層間絶縁膜２を形成する。層
間絶縁膜２は、例えばＣＶＤ法で堆積した酸化珪素膜で
形成され、３００［ｎｍ］程度の膜厚で形成される。
【００３５】次に、成膜装置としてスパッタ装置を使用
し、図３に示すように、前記層間絶縁膜２の主面上に下
層電極材３、誘電材４、上層電極材５の夫々を順次積層
する。下層電極材３Ａ、上層電極材５Ａの夫々は例えば
Ｍｏ膜、ＴｉＷ膜、ＷＳix膜等の高融点金属膜で形成さ
れ、２００［ｎｍ］程度の膜厚で形成される。誘電材３
は、酸化珪素膜に比べて誘電率の高い例えば窒化珪素膜
(Ｓi2Ｎ4）、タンタルオキサイド（Ｔa2Ｏ5)膜等の絶縁
膜で形成され、２００［ｎｍ］程度の膜厚で形成され
る。この下層電極材３、誘電材４、上層電極材５の夫々
は、同一のスパッタ装置で連続的に形成されるので、下
層電極材３上及び誘電材４上に、成膜装置から他の成膜
装置に半導体基板１を移動(搬送)させる時に付着する異
物やゴミ等の発生がない。なお、下層電極材３、誘電材
４、上層電極材５の夫々を連続的に形成する成膜装置と
してはＣＶＤ装置を使用してもよい。
し、図３に示すように、前記層間絶縁膜２の主面上に下
層電極材３、誘電材４、上層電極材５の夫々を順次積層
する。下層電極材３Ａ、上層電極材５Ａの夫々は例えば
Ｍｏ膜、ＴｉＷ膜、ＷＳix膜等の高融点金属膜で形成さ
れ、２００［ｎｍ］程度の膜厚で形成される。誘電材３
は、酸化珪素膜に比べて誘電率の高い例えば窒化珪素膜
(Ｓi2Ｎ4）、タンタルオキサイド（Ｔa2Ｏ5)膜等の絶縁
膜で形成され、２００［ｎｍ］程度の膜厚で形成され
る。この下層電極材３、誘電材４、上層電極材５の夫々
は、同一のスパッタ装置で連続的に形成されるので、下
層電極材３上及び誘電材４上に、成膜装置から他の成膜
装置に半導体基板１を移動(搬送)させる時に付着する異
物やゴミ等の発生がない。なお、下層電極材３、誘電材
４、上層電極材５の夫々を連続的に形成する成膜装置と
してはＣＶＤ装置を使用してもよい。
【００３６】次に、前記上層電極材５、誘電材４、下層
電極材３の夫々に順次パターンニングを施し、図４に示
すように、半導体基板１の容量素子形成領域の主面上に
下層電極材３からなる下層電極３Ａ、誘電材４からなる
誘電体膜４Ａ、上層電極材５からなる上層電極５Ａの夫
々を形成する。この工程により、半導体基板１の容量素
子形成領域の主面上に層間絶縁膜２を介在して下層電極
３Ａ、誘電体膜４Ａ、上層電極５Ａの夫々を順次積層し
た容量素子Ｃが形成される。このパターンニング工程は
例えばＣＦ4 を用いたドライエッチング法で行う。
電極材３の夫々に順次パターンニングを施し、図４に示
すように、半導体基板１の容量素子形成領域の主面上に
下層電極材３からなる下層電極３Ａ、誘電材４からなる
誘電体膜４Ａ、上層電極材５からなる上層電極５Ａの夫
々を形成する。この工程により、半導体基板１の容量素
子形成領域の主面上に層間絶縁膜２を介在して下層電極
３Ａ、誘電体膜４Ａ、上層電極５Ａの夫々を順次積層し
た容量素子Ｃが形成される。このパターンニング工程は
例えばＣＦ4 を用いたドライエッチング法で行う。
【００３７】次に、前記半導体基板１の能動素子形成領
域の主面上にソース電極６Ａ、ドレイン電極６Ｂの夫々
をリフトオフ法で形成する。ソース電極６Ａ、ドレイン
電極６Ｂの夫々は、半導体基板１の主面側から例えばＡ
ｕＧｅ膜、Ｎｉ膜、Ａｕ膜の夫々を順次積層した積層膜
で形成される。ＡｕＧｅ膜は例えばＡｕに１２［重量
％］のＧｅを添加した共晶合金膜で形成され、５０［ｎ
ｍ］程度の膜厚で形成される。Ｎｉ膜は例えば３０［ｎ
ｍ］程度の膜厚で形成される。Ａｕ膜は例えば２００
［ｎｍ］程度の膜厚で形成される。
域の主面上にソース電極６Ａ、ドレイン電極６Ｂの夫々
をリフトオフ法で形成する。ソース電極６Ａ、ドレイン
電極６Ｂの夫々は、半導体基板１の主面側から例えばＡ
ｕＧｅ膜、Ｎｉ膜、Ａｕ膜の夫々を順次積層した積層膜
で形成される。ＡｕＧｅ膜は例えばＡｕに１２［重量
％］のＧｅを添加した共晶合金膜で形成され、５０［ｎ
ｍ］程度の膜厚で形成される。Ｎｉ膜は例えば３０［ｎ
ｍ］程度の膜厚で形成される。Ａｕ膜は例えば２００
［ｎｍ］程度の膜厚で形成される。
【００３８】次に、図５に示すように、前記ソース電極
６Ａとドレイン電極６Ｂとの間の半導体基板１の主面上
にゲート電極７をリフトオフ法で形成する。このゲート
電極７は例えばＷ膜、ＷＳix膜等のショットキー接合金
属膜で形成され、５００［ｎｍ］程度の膜厚で形成され
る。
６Ａとドレイン電極６Ｂとの間の半導体基板１の主面上
にゲート電極７をリフトオフ法で形成する。このゲート
電極７は例えばＷ膜、ＷＳix膜等のショットキー接合金
属膜で形成され、５００［ｎｍ］程度の膜厚で形成され
る。
【００３９】次に、前記上層電極５Ａ、誘電体膜４Ａの
夫々にパターンニングを施し、図６に示すように、下層
電極３Ａの一部の表面を露出させた開口８を形成する。
このパターンニング工程は、例えばＣＦ4 ガスを用いた
ドライエッチング法で行う。
夫々にパターンニングを施し、図６に示すように、下層
電極３Ａの一部の表面を露出させた開口８を形成する。
このパターンニング工程は、例えばＣＦ4 ガスを用いた
ドライエッチング法で行う。
【００４０】次に、前記開口８内の下層電極３Ａ上を含
む半導体基板１の主面上に層間絶縁膜９を形成する。こ
の層間絶縁膜９は例えばＣＶＤ法で堆積した酸化珪素膜
で形成され、５００［ｎｍ］程度の膜厚で形成される。
む半導体基板１の主面上に層間絶縁膜９を形成する。こ
の層間絶縁膜９は例えばＣＶＤ法で堆積した酸化珪素膜
で形成され、５００［ｎｍ］程度の膜厚で形成される。
【００４１】次に、前記層間絶縁膜９にパターンニング
を施し、図７に示すように、下層電極３Ａの一部の表面
を露出させた接続孔９Ａ、上層電極５Ａの一部の表面を
露出させた接続孔９Ｂ、ソース電極６Ａの一部の表面を
露出させた接続孔９Ｃ、ドレイン電極６Ｂの一部の表面
を露出させた接続孔９Ｄの夫々を形成する。このパター
ンニング工程は、例えばＣＨＦ3 ガスを用いたドライエ
ッチング法で行う。
を施し、図７に示すように、下層電極３Ａの一部の表面
を露出させた接続孔９Ａ、上層電極５Ａの一部の表面を
露出させた接続孔９Ｂ、ソース電極６Ａの一部の表面を
露出させた接続孔９Ｃ、ドレイン電極６Ｂの一部の表面
を露出させた接続孔９Ｄの夫々を形成する。このパター
ンニング工程は、例えばＣＨＦ3 ガスを用いたドライエ
ッチング法で行う。
【００４２】次に、図８に示すように、前記接続孔９Ａ
内の下層電極３Ａ上、接続孔９Ｂ内の上層電極５Ａ上、
接続孔９Ｃ内のソース電極６Ａ上及び接続孔９Ｄ内のド
レイン領域６Ｂ上を含む半導体基板１の主面上に配線材
１０を形成する。この配線材１０は、例えば蒸着法でＴ
ｉ膜、Ｐｔ膜、Ａｕ膜の夫々を順次積層した積層膜で形
成される。
内の下層電極３Ａ上、接続孔９Ｂ内の上層電極５Ａ上、
接続孔９Ｃ内のソース電極６Ａ上及び接続孔９Ｄ内のド
レイン領域６Ｂ上を含む半導体基板１の主面上に配線材
１０を形成する。この配線材１０は、例えば蒸着法でＴ
ｉ膜、Ｐｔ膜、Ａｕ膜の夫々を順次積層した積層膜で形
成される。
【００４３】次に、前記配線材１０にパターンニングを
施し、図１に示すように、配線材１０からなる配線１０
Ａ、１０Ｂ、１０Ｃ、１０Ｄの夫々を形成することによ
り、本実施例のマイクロ波集積回路装置はほぼ完成す
る。
施し、図１に示すように、配線材１０からなる配線１０
Ａ、１０Ｂ、１０Ｃ、１０Ｄの夫々を形成することによ
り、本実施例のマイクロ波集積回路装置はほぼ完成す
る。
【００４４】このように、本実施例によれば、下記の作
用効果が得られる。
用効果が得られる。
【００４５】容量素子Ｃの形成工程を電界効果トランジ
スタＱの形成工程よりも前に位置づけることにより、半
導体基板１の容量素子形成領域(第１領域)の主面上に電
界効果型トランジスタＱの形成工程で付着する異物やゴ
ミ等を排除できるので、異物やゴミ等による容量素子Ｃ
の不良を防止できる。この結果、マイクロ波集積回路装
置の歩留まりを高めることができる。
スタＱの形成工程よりも前に位置づけることにより、半
導体基板１の容量素子形成領域(第１領域)の主面上に電
界効果型トランジスタＱの形成工程で付着する異物やゴ
ミ等を排除できるので、異物やゴミ等による容量素子Ｃ
の不良を防止できる。この結果、マイクロ波集積回路装
置の歩留まりを高めることができる。
【００４６】また、容量素子Ｃの下層電極３Ａ、誘電体
膜４Ａ、上層電極５Ａの夫々を同一の成膜装置で連続的
に形成することにより、成膜装置から他の成膜装置に半
導体基板１を移動(搬送)させる時に付着する異物やゴミ
等を排除できるので、異物やゴミ等による容量素子Ｃの
不良を防止できる。この結果、半導体集積回路装置の歩
留まりを高めることができる。
膜４Ａ、上層電極５Ａの夫々を同一の成膜装置で連続的
に形成することにより、成膜装置から他の成膜装置に半
導体基板１を移動(搬送)させる時に付着する異物やゴミ
等を排除できるので、異物やゴミ等による容量素子Ｃの
不良を防止できる。この結果、半導体集積回路装置の歩
留まりを高めることができる。
【００４７】また、容量素子Ｃの下層電極３Ａ、上層電
極５Ａの夫々をＭｏ膜、ＴｉＷ膜、ＷＳix膜等の高融点
金属膜で形成することにより、容量素子Ｃの耐熱性が向
上するので、容量素子Ｃを形成した後、半導体基板１の
主面に不純物を導入して形成された半導体領域の熱拡散
処理（例えば８００〜１０００℃）を行うことができ
る。この結果、容量素子Ｃを形成した後、半導体領域を
ソース領域及びドレイン領域とする電界効果トランジス
タ、半導体領域で構成される拡散抵抗素子、半導体領域
で構成されるダイオート素子等を形成することができ
る。
極５Ａの夫々をＭｏ膜、ＴｉＷ膜、ＷＳix膜等の高融点
金属膜で形成することにより、容量素子Ｃの耐熱性が向
上するので、容量素子Ｃを形成した後、半導体基板１の
主面に不純物を導入して形成された半導体領域の熱拡散
処理（例えば８００〜１０００℃）を行うことができ
る。この結果、容量素子Ｃを形成した後、半導体領域を
ソース領域及びドレイン領域とする電界効果トランジス
タ、半導体領域で構成される拡散抵抗素子、半導体領域
で構成されるダイオート素子等を形成することができ
る。
【００４８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００４９】例えば、本発明は、半導体基板の主面上に
層間絶縁膜を介在しないで直に容量素子を構成した半導
体集積回路装置に適用できる。
層間絶縁膜を介在しないで直に容量素子を構成した半導
体集積回路装置に適用できる。
【００５０】また、本発明は、容量素子と、半導体基板
の主面に不純物を導入して形成されるダイオード素子、
バイポーラトランジスタ等の能動素子とを有する半導体
集積回路装置に適用できる。
の主面に不純物を導入して形成されるダイオード素子、
バイポーラトランジスタ等の能動素子とを有する半導体
集積回路装置に適用できる。
【００５１】また、本発明は、容量素子と、半導体基板
の主面に不純物を導入して形成される抵抗素子(拡散抵
抗素子)とを有する半導体集積回路装置に適用できる。
の主面に不純物を導入して形成される抵抗素子(拡散抵
抗素子)とを有する半導体集積回路装置に適用できる。
【００５２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５３】半導体集積回路装置の歩留まりを高めるこ
とができる。
とができる。
【図１】本発明の一実施例であるマイクロ波集積回路装
置の概略構成を示す要部断面図。
置の概略構成を示す要部断面図。
【図２】前記マイクロ波集積回路装置の製造方法を説明
するための要部断面図。
するための要部断面図。
【図３】前記マイクロ波集積回路装置の製造方法を説明
するための要部断面図。
するための要部断面図。
【図４】前記マイクロ波集積回路装置の製造方法を説明
するための要部断面図。
するための要部断面図。
【図５】前記マイクロ波集積回路装置の製造方法を説明
するための要部断面図。
するための要部断面図。
【図６】前記マイクロ波集積回路装置の製造方法を説明
するための要部断面図。
するための要部断面図。
【図７】前記マイクロ波集積回路装置の製造方法を説明
するための要部断面図。
するための要部断面図。
【図８】前記マイクロ波集積回路装置の製造方法を説明
するための要部断面図。
するための要部断面図。
【図９】従来のマイクロ波集積回路装置の製造方法を説
明するための要部断面図。
明するための要部断面図。
【図１０】従来のマイクロ波集積回路装置の製造方法を
説明するための要部断面図。
説明するための要部断面図。
【図１１】従来のマイクロ波集積回路装置の製造方法を
説明するための要部断面図。
説明するための要部断面図。
１…半導体基板１、２…層間絶縁膜、３Ａ…下層電極、
４Ａ…誘電体膜、５Ａ…上層電極、６Ａ…ソース電極、
６Ｂ…ドレイン電極、７…ゲート電極、８…開口、９…
層間絶縁膜、９Ａ，９Ｂ，９Ｃ，９Ｄ…接続孔、１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄ…配線。
４Ａ…誘電体膜、５Ａ…上層電極、６Ａ…ソース電極、
６Ｂ…ドレイン電極、７…ゲート電極、８…開口、９…
層間絶縁膜、９Ａ，９Ｂ，９Ｃ，９Ｄ…接続孔、１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄ…配線。
Claims (3)
- 【請求項１】 半導体基板の第１領域の主面上に下層電
極、誘電体膜、上層電極の夫々を順次積層した容量素子
と、前記半導体基板の第２領域の主面に構成された能動
素子若しくは他の受動素子とを有する半導体集積回路装
置の製造方法において、前記容量素子の形成工程を能動
素子若しくは他の受動素子の形成工程よりも前に位置づ
けたことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 前記容量素子の下層電極、誘電体膜、上
層電極の夫々は同一の成膜装置で連続的に形成されるこ
とを特徴とする請求項１に記載の半導体集積回路装置の
製造方法。 - 【請求項３】 前記容量素子の下層電極、上層電極の夫
々は、高融点金属膜で形成されることを特徴とする請求
項１又は請求項２に記載の半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14415194A JPH0818006A (ja) | 1994-06-27 | 1994-06-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14415194A JPH0818006A (ja) | 1994-06-27 | 1994-06-27 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818006A true JPH0818006A (ja) | 1996-01-19 |
Family
ID=15355408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14415194A Pending JPH0818006A (ja) | 1994-06-27 | 1994-06-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818006A (ja) |
-
1994
- 1994-06-27 JP JP14415194A patent/JPH0818006A/ja active Pending
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