JPH08264710A - 半導体集積回路装置およびその製造方法ならびに半導体ウエハ - Google Patents
半導体集積回路装置およびその製造方法ならびに半導体ウエハInfo
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- JPH08264710A JPH08264710A JP6908895A JP6908895A JPH08264710A JP H08264710 A JPH08264710 A JP H08264710A JP 6908895 A JP6908895 A JP 6908895A JP 6908895 A JP6908895 A JP 6908895A JP H08264710 A JPH08264710 A JP H08264710A
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- silicon
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- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 半導体チップを実装するシリコン基板にデカ
ップリングコンデンサを形成したマルチチップモジュー
ルの製造コストを低減する。 【構成】 シリコン基板１と、前記シリコン基板１上に
形成された誘電体膜２と、前記誘電体膜２上に形成され
たＡｌ電極４とで構成されたデカップリングコンデンサ
を有するマルチチップモジュールであって、シリコン基
板１の抵抗率は１０〜２０ｍΩ−cm程度であり、シリコ
ン基板１の表面にはシリコン基板１と同じ導電型で、か
つ前シリコン基板１よりも高不純物濃度のｎ+ 半導体層
が形成されており、前記シリコン基板１の裏面には低抵
抗メタル層１９が形成されており、前記誘電体膜２は酸
化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層
膜で構成されている。
ップリングコンデンサを形成したマルチチップモジュー
ルの製造コストを低減する。 【構成】 シリコン基板１と、前記シリコン基板１上に
形成された誘電体膜２と、前記誘電体膜２上に形成され
たＡｌ電極４とで構成されたデカップリングコンデンサ
を有するマルチチップモジュールであって、シリコン基
板１の抵抗率は１０〜２０ｍΩ−cm程度であり、シリコ
ン基板１の表面にはシリコン基板１と同じ導電型で、か
つ前シリコン基板１よりも高不純物濃度のｎ+ 半導体層
が形成されており、前記シリコン基板１の裏面には低抵
抗メタル層１９が形成されており、前記誘電体膜２は酸
化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層
膜で構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、半導体チップを実装す
るシリコン（Ｓｉ）基板にデカップリングコンデンサを
形成したマルチチップモジュールに適用して有効な技術
に関するものである。
よびその製造技術に関し、特に、半導体チップを実装す
るシリコン（Ｓｉ）基板にデカップリングコンデンサを
形成したマルチチップモジュールに適用して有効な技術
に関するものである。
【０００２】
【従来の技術】米国特許第４６７５７１７号には、デカ
ップリングコンデンサや配線を形成したシリコン基板の
上に幾つかの半導体チップを実装したマルチチップモジ
ュールが開示されている。
ップリングコンデンサや配線を形成したシリコン基板の
上に幾つかの半導体チップを実装したマルチチップモジ
ュールが開示されている。
【０００３】上記マルチチップモジュールのデカップリ
ングコンデンサは、その一方の電極をシリコン基板で構
成し、誘電体膜をこのシリコン基板上に形成した熱酸化
膜で構成し、もう一方の電極をこの熱酸化膜上に堆積し
た第１層目のＡｌ（アルミニウム）膜で構成している。
また、このデカップリングコンデンサは、２つの電極
（シリコン基板およびＡｌ電極）に接続される配線を上
層のＡｌ配線で構成している。
ングコンデンサは、その一方の電極をシリコン基板で構
成し、誘電体膜をこのシリコン基板上に形成した熱酸化
膜で構成し、もう一方の電極をこの熱酸化膜上に堆積し
た第１層目のＡｌ（アルミニウム）膜で構成している。
また、このデカップリングコンデンサは、２つの電極
（シリコン基板およびＡｌ電極）に接続される配線を上
層のＡｌ配線で構成している。
【０００４】上記従来技術は、デカップリングコンデン
サの一方の電極をシリコン基板で構成するので、不純物
濃度の高い低抵抗シリコン基板を使用している。具体的
には、単結晶シリコンの引き上げ時にＡｓ（ヒ素）を高
濃度にドープした抵抗率１〜１０ｍΩ−cmのシリコン基
板を使用し、さらに基板抵抗を下げるためにこのシリコ
ン基板の裏面にＡｌ膜を形成している。
サの一方の電極をシリコン基板で構成するので、不純物
濃度の高い低抵抗シリコン基板を使用している。具体的
には、単結晶シリコンの引き上げ時にＡｓ（ヒ素）を高
濃度にドープした抵抗率１〜１０ｍΩ−cmのシリコン基
板を使用し、さらに基板抵抗を下げるためにこのシリコ
ン基板の裏面にＡｌ膜を形成している。
【０００５】
【発明が解決しようとする課題】本発明者の検討によれ
ば、前記従来技術には次のような問題がある。
ば、前記従来技術には次のような問題がある。
【０００６】（１）デカップリングコンデンサの一方の
電極を構成するシリコン基板の抵抗率を１〜１０ｍΩ−
cmまで低くするためにはシリコン基板中にヒ素を固溶限
界までドープしなければならないが、これは技術的に難
しく、シリコン基板の製造コストが非常に高くなってし
まう。また、ヒ素を高濃度にドープしたシリコン基板の
表面に熱酸化膜（誘電体膜）を形成すると、この熱酸化
膜中にヒ素の析出によるピンホールが発生し易くなり、
デカップリングコンデンサの耐圧が低下する。
電極を構成するシリコン基板の抵抗率を１〜１０ｍΩ−
cmまで低くするためにはシリコン基板中にヒ素を固溶限
界までドープしなければならないが、これは技術的に難
しく、シリコン基板の製造コストが非常に高くなってし
まう。また、ヒ素を高濃度にドープしたシリコン基板の
表面に熱酸化膜（誘電体膜）を形成すると、この熱酸化
膜中にヒ素の析出によるピンホールが発生し易くなり、
デカップリングコンデンサの耐圧が低下する。
【０００７】（２）通常、シリコン基板にＡｌ配線を接
続する場合は、まずシリコン基板上の絶縁膜に接続孔
（コンタクトホール）を形成してシリコン基板を露出さ
せた後、接続抵抗を下げるために接続孔の底部に露出し
たシリコン基板の表面の自然酸化膜をフッ酸系のエッチ
ング液で除去し、次いでスパッタ法で堆積したＡｌ膜を
パターニングしてＡｌ配線を形成する。
続する場合は、まずシリコン基板上の絶縁膜に接続孔
（コンタクトホール）を形成してシリコン基板を露出さ
せた後、接続抵抗を下げるために接続孔の底部に露出し
たシリコン基板の表面の自然酸化膜をフッ酸系のエッチ
ング液で除去し、次いでスパッタ法で堆積したＡｌ膜を
パターニングしてＡｌ配線を形成する。
【０００８】一方、上下層のＡｌ配線間を接続するに
は、下層のＡｌ配線を覆う絶縁膜に接続孔を形成してＡ
ｌ配線を露出させた後、接続抵抗を下げるために接続孔
の底部に露出したＡｌ配線の表面の自然酸化膜をスパッ
タエッチングで除去し、次いでスパッタ法で堆積したＡ
ｌ膜をパターニングして上層のＡｌ配線を形成する。
は、下層のＡｌ配線を覆う絶縁膜に接続孔を形成してＡ
ｌ配線を露出させた後、接続抵抗を下げるために接続孔
の底部に露出したＡｌ配線の表面の自然酸化膜をスパッ
タエッチングで除去し、次いでスパッタ法で堆積したＡ
ｌ膜をパターニングして上層のＡｌ配線を形成する。
【０００９】従って、前述したデカップリングコンデン
サの一方の電極であるシリコン基板と、もう一方の電極
（第１層目のＡｌ膜で形成した電極）とに同一工程でＡ
ｌ配線を接続しようとすると、いずれか一方の電極とＡ
ｌ配線の接続抵抗が高くなってしまう。すなわち、シリ
コン基板上の絶縁膜とＡｌ電極上の絶縁膜に同時に接続
孔を形成した後、Ａｌ電極の表面の自然酸化膜をスパッ
タエッチングで除去すると、もう一方の電極であるシリ
コン基板の表面もスパッタエッチングされるために基板
に欠陥が発生し、シリコン基板とＡｌ配線の接続抵抗が
高くなる。しかし、このスパッタエッチングを行わない
と、Ａｌ電極の表面の自然酸化膜が除去されないので、
Ａｌ電極とＡｌ配線の接続抵抗が高くなる。
サの一方の電極であるシリコン基板と、もう一方の電極
（第１層目のＡｌ膜で形成した電極）とに同一工程でＡ
ｌ配線を接続しようとすると、いずれか一方の電極とＡ
ｌ配線の接続抵抗が高くなってしまう。すなわち、シリ
コン基板上の絶縁膜とＡｌ電極上の絶縁膜に同時に接続
孔を形成した後、Ａｌ電極の表面の自然酸化膜をスパッ
タエッチングで除去すると、もう一方の電極であるシリ
コン基板の表面もスパッタエッチングされるために基板
に欠陥が発生し、シリコン基板とＡｌ配線の接続抵抗が
高くなる。しかし、このスパッタエッチングを行わない
と、Ａｌ電極の表面の自然酸化膜が除去されないので、
Ａｌ電極とＡｌ配線の接続抵抗が高くなる。
【００１０】本発明の目的は、半導体チップを実装する
シリコン基板にデカップリングコンデンサを形成したマ
ルチチップモジュールの製造コストを低減することので
きる技術を提供することにある。
シリコン基板にデカップリングコンデンサを形成したマ
ルチチップモジュールの製造コストを低減することので
きる技術を提供することにある。
【００１１】本発明の他の目的は、半導体チップを実装
するシリコン基板にデカップリングコンデンサを形成し
たマルチチップモジュールの信頼性、製造歩留りを向上
させることのできる技術を提供することにある。
するシリコン基板にデカップリングコンデンサを形成し
たマルチチップモジュールの信頼性、製造歩留りを向上
させることのできる技術を提供することにある。
【００１２】本発明の他の目的は、シリコン基板に形成
されるデカップリングコンデンサの高速応答性を向上さ
せることのできる技術を提供することにある。
されるデカップリングコンデンサの高速応答性を向上さ
せることのできる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。
【００１５】（１）本発明の半導体集積回路装置は、シ
リコン基板と、前記シリコン基板上に形成された誘電体
膜と、前記誘電体膜上に形成されたメタル層とで構成さ
れたデカップリングコンデンサを有し、前記シリコン基
板の抵抗率は１０〜２０ｍΩ−cm程度であり、前記シリ
コン基板の表面には前記シリコン基板と同じ導電型で、
かつ前記シリコン基板よりも高不純物濃度の半導体層が
形成されており、前記シリコン基板の裏面には低抵抗メ
タル層が形成されており、前記誘電体膜は酸化シリコン
膜と窒化シリコン膜と酸化シリコン膜の３層膜で構成さ
れているものである。
リコン基板と、前記シリコン基板上に形成された誘電体
膜と、前記誘電体膜上に形成されたメタル層とで構成さ
れたデカップリングコンデンサを有し、前記シリコン基
板の抵抗率は１０〜２０ｍΩ−cm程度であり、前記シリ
コン基板の表面には前記シリコン基板と同じ導電型で、
かつ前記シリコン基板よりも高不純物濃度の半導体層が
形成されており、前記シリコン基板の裏面には低抵抗メ
タル層が形成されており、前記誘電体膜は酸化シリコン
膜と窒化シリコン膜と酸化シリコン膜の３層膜で構成さ
れているものである。
【００１６】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）抵抗率が１０〜２０ｍΩ−cm程度のシリ
コン基板の表面に前記シリコン基板と同じ導電型で、か
つ前記シリコン基板よりも高不純物濃度の半導体層を形
成する工程、（ｂ）前記半導体層上に酸化シリコン膜と
窒化シリコン膜と酸化シリコン膜の３層膜からなる誘電
体膜を形成する工程、（ｃ）前記誘電体膜上に堆積した
メタル膜をパターニングしてメタル層を形成する工程、
（ｄ）前記シリコン基板上に堆積した絶縁膜をエッチン
グして、前記シリコン基板に達する第１の接続孔と、前
記メタル層に達する第２の接続孔とを形成する工程、
（ｅ）前記第１の接続孔の底部に露出した前記シリコン
基板の表面の自然酸化膜と、前記第２の接続孔の底部に
露出した前記メタル層の表面の自然酸化膜をスパッタエ
ッチングで除去した後、前記シリコン基板上に高融点金
属膜または高融点金属シリサイド膜を堆積する工程、
（ｆ）前記高融点金属膜または高融点金属シリサイド膜
上にＡｌ膜を堆積した後、前記Ａｌ膜と、前記高融点金
属膜または高融点金属シリサイド膜とをパターニングす
ることにより、前記第１の接続孔を通じて前記シリコン
基板に接続される配線と、前記第２の接続孔を通じて前
記メタル層に接続される配線とを形成する工程、（ｇ）
前記シリコン基板の裏面に低抵抗メタル層を形成する工
程、とを含むものである。
方法は、（ａ）抵抗率が１０〜２０ｍΩ−cm程度のシリ
コン基板の表面に前記シリコン基板と同じ導電型で、か
つ前記シリコン基板よりも高不純物濃度の半導体層を形
成する工程、（ｂ）前記半導体層上に酸化シリコン膜と
窒化シリコン膜と酸化シリコン膜の３層膜からなる誘電
体膜を形成する工程、（ｃ）前記誘電体膜上に堆積した
メタル膜をパターニングしてメタル層を形成する工程、
（ｄ）前記シリコン基板上に堆積した絶縁膜をエッチン
グして、前記シリコン基板に達する第１の接続孔と、前
記メタル層に達する第２の接続孔とを形成する工程、
（ｅ）前記第１の接続孔の底部に露出した前記シリコン
基板の表面の自然酸化膜と、前記第２の接続孔の底部に
露出した前記メタル層の表面の自然酸化膜をスパッタエ
ッチングで除去した後、前記シリコン基板上に高融点金
属膜または高融点金属シリサイド膜を堆積する工程、
（ｆ）前記高融点金属膜または高融点金属シリサイド膜
上にＡｌ膜を堆積した後、前記Ａｌ膜と、前記高融点金
属膜または高融点金属シリサイド膜とをパターニングす
ることにより、前記第１の接続孔を通じて前記シリコン
基板に接続される配線と、前記第２の接続孔を通じて前
記メタル層に接続される配線とを形成する工程、（ｇ）
前記シリコン基板の裏面に低抵抗メタル層を形成する工
程、とを含むものである。
【００１７】（３）本発明の半導体集積回路装置の製造
方法は、（ａ）抵抗率が１０〜２０ｍΩ−cm程度のシリ
コン基板の表面に前記シリコン基板と同じ導電型で、か
つ前記シリコン基板よりも高不純物濃度の半導体層を形
成する工程、（ｂ）前記半導体層上に酸化シリコン膜と
窒化シリコン膜と酸化シリコン膜の３層膜からなる誘電
体膜を形成する工程、（ｃ）前記誘電体膜上に堆積した
第１のメタル膜および前記誘電体膜をパターニングして
前記シリコン基板に達する第１の接続孔を形成する工
程、（ｄ）前記第１の接続孔の底部に露出した前記シリ
コン基板の表面の自然酸化膜をウェットエッチングまた
は低ダメージのドライエッチングで除去した後、前記シ
リコン基板上に第２のメタル膜を堆積する工程、（ｅ）
前記第２のメタル膜および前記第１のメタル膜をパター
ニングすることにより、メタル層と、前記第１の接続孔
を通じて前記シリコン基板に接続される接続電極とを形
成する工程、（ｆ）前記シリコン基板上に堆積した絶縁
膜をエッチングして、前記接続電極に達する第２の接続
孔と、前記メタル層に達する第３の接続孔とを形成する
工程、（ｇ）前記第３の接続孔の底部に露出した前記メ
タル層の表面の自然酸化膜をスパッタエッチングで除去
した後、前記シリコン基板上に第３のメタル膜を堆積す
る工程、（ｈ）前記第３のメタル膜をパターニングする
ことにより、前記第２の接続孔を通じて前記接続電極に
接続される配線と、前記第３の接続孔を通じて前記メタ
ル層に接続される配線とを形成する工程、（ｉ）前記シ
リコン基板の裏面に低抵抗メタル層を形成する工程、と
を含むものである。
方法は、（ａ）抵抗率が１０〜２０ｍΩ−cm程度のシリ
コン基板の表面に前記シリコン基板と同じ導電型で、か
つ前記シリコン基板よりも高不純物濃度の半導体層を形
成する工程、（ｂ）前記半導体層上に酸化シリコン膜と
窒化シリコン膜と酸化シリコン膜の３層膜からなる誘電
体膜を形成する工程、（ｃ）前記誘電体膜上に堆積した
第１のメタル膜および前記誘電体膜をパターニングして
前記シリコン基板に達する第１の接続孔を形成する工
程、（ｄ）前記第１の接続孔の底部に露出した前記シリ
コン基板の表面の自然酸化膜をウェットエッチングまた
は低ダメージのドライエッチングで除去した後、前記シ
リコン基板上に第２のメタル膜を堆積する工程、（ｅ）
前記第２のメタル膜および前記第１のメタル膜をパター
ニングすることにより、メタル層と、前記第１の接続孔
を通じて前記シリコン基板に接続される接続電極とを形
成する工程、（ｆ）前記シリコン基板上に堆積した絶縁
膜をエッチングして、前記接続電極に達する第２の接続
孔と、前記メタル層に達する第３の接続孔とを形成する
工程、（ｇ）前記第３の接続孔の底部に露出した前記メ
タル層の表面の自然酸化膜をスパッタエッチングで除去
した後、前記シリコン基板上に第３のメタル膜を堆積す
る工程、（ｈ）前記第３のメタル膜をパターニングする
ことにより、前記第２の接続孔を通じて前記接続電極に
接続される配線と、前記第３の接続孔を通じて前記メタ
ル層に接続される配線とを形成する工程、（ｉ）前記シ
リコン基板の裏面に低抵抗メタル層を形成する工程、と
を含むものである。
【００１８】
（１）シリコン基板とこのシリコン基板に接続されるメ
タル配線の接続抵抗は、図１９に示すようにシリコン基
板の表面の不純物濃度に強く依存する。従って、抵抗率
が１０〜２０ｍΩ−cm程度シリコン基板を使用したので
は、図２０に示すように、その不純物濃度が５×１０19
／cm2 程度となる。そのため、例えばメタル配線として
Ａｌを使った場合の接続抵抗は、図１９に示すように、
１×１０-3Ω−cm2 と高くなってしまい、高速動作性能
が得られなくなる。
タル配線の接続抵抗は、図１９に示すようにシリコン基
板の表面の不純物濃度に強く依存する。従って、抵抗率
が１０〜２０ｍΩ−cm程度シリコン基板を使用したので
は、図２０に示すように、その不純物濃度が５×１０19
／cm2 程度となる。そのため、例えばメタル配線として
Ａｌを使った場合の接続抵抗は、図１９に示すように、
１×１０-3Ω−cm2 と高くなってしまい、高速動作性能
が得られなくなる。
【００１９】しかし、シリコン基板の表面に前記シリコ
ン基板と同じ導電型で、かつ前記シリコン基板よりも高
不純物濃度の半導体層を形成し、例えばその不純物濃度
を１×１０20／cm2 程度以上とすることにより、シリコ
ン基板とメタル配線の接続抵抗を５×１０-6Ω−cm2 以
下にできるため、速動作性能が得られる。また、シリコ
ン基板上に形成するデカップリングコンデンサの誘電体
層を酸化シリコン膜と窒化シリコン膜の３層構造とする
ことにより、万一、シリコン基板表面の高濃度不純物の
析出によって、酸化シリコン膜にピンホールが発生した
としても、窒化シリコン膜がピンホールを覆う構造とな
るため、耐圧の低下が起こらない。
ン基板と同じ導電型で、かつ前記シリコン基板よりも高
不純物濃度の半導体層を形成し、例えばその不純物濃度
を１×１０20／cm2 程度以上とすることにより、シリコ
ン基板とメタル配線の接続抵抗を５×１０-6Ω−cm2 以
下にできるため、速動作性能が得られる。また、シリコ
ン基板上に形成するデカップリングコンデンサの誘電体
層を酸化シリコン膜と窒化シリコン膜の３層構造とする
ことにより、万一、シリコン基板表面の高濃度不純物の
析出によって、酸化シリコン膜にピンホールが発生した
としても、窒化シリコン膜がピンホールを覆う構造とな
るため、耐圧の低下が起こらない。
【００２０】また、抵抗率が１０〜２０ｍΩ−cm程度の
シリコン基板１は、ヒ素を固溶限界までドープする抵抗
率１〜１０ｍΩ−cm程度のシリコン基板に比べて製造が
容易なため、安価に入手することができる。
シリコン基板１は、ヒ素を固溶限界までドープする抵抗
率１〜１０ｍΩ−cm程度のシリコン基板に比べて製造が
容易なため、安価に入手することができる。
【００２１】（２）上記した手段（２）によれば、接続
孔の底部の自然酸化膜をスパッタエッチングで除去した
後、シリコン基板上に高融点金属膜または高融点金属シ
リサイド膜を堆積し、さらにその上にＡｌ膜を堆積する
と、その後の熱処理またはプロセス中の加熱によって高
融点金属（シリサイド）とＡｌとが反応し、これによっ
て接続孔内のＡｌとシリコンとのアロイ反応が促進され
るようになる。この結果、自然酸化膜を除去するための
スパッタエッチングで接続孔の底部のシリコン基板の表
面に生じた欠陥層が除去される。
孔の底部の自然酸化膜をスパッタエッチングで除去した
後、シリコン基板上に高融点金属膜または高融点金属シ
リサイド膜を堆積し、さらにその上にＡｌ膜を堆積する
と、その後の熱処理またはプロセス中の加熱によって高
融点金属（シリサイド）とＡｌとが反応し、これによっ
て接続孔内のＡｌとシリコンとのアロイ反応が促進され
るようになる。この結果、自然酸化膜を除去するための
スパッタエッチングで接続孔の底部のシリコン基板の表
面に生じた欠陥層が除去される。
【００２２】（３）上記した手段（３）によれば、第３
の接続孔の底部に露出したメタル層の表面の自然酸化膜
をスパッタエッチングで除去する際、シリコン基板の表
面が接続電極で覆われているため、シリコン基板の表面
に欠陥層が生じることはない。
の接続孔の底部に露出したメタル層の表面の自然酸化膜
をスパッタエッチングで除去する際、シリコン基板の表
面が接続電極で覆われているため、シリコン基板の表面
に欠陥層が生じることはない。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２４】（実施例１）本実施例のマルチチップモジ
ュールを形成するには、まず、図１に示すようなシリコ
ン基板（ウエハ）１を用意する。このシリコン基板１
は、単結晶シリコンの引き上げ時にアンチモン（Ｓ
ｂ）、ヒ素、リン（Ｐ）などのｎ型不純物を１０18〜１
０19／cm2 程度ドープしたもので、その抵抗率は１０〜
２０ｍΩ−cm程度である。この程度の抵抗率のシリコン
基板１は、ヒ素を固溶限界までドープする抵抗率１〜１
０ｍΩ−cm程度のシリコン基板に比べて製造が容易なた
め、安価に入手することができる。
ュールを形成するには、まず、図１に示すようなシリコ
ン基板（ウエハ）１を用意する。このシリコン基板１
は、単結晶シリコンの引き上げ時にアンチモン（Ｓ
ｂ）、ヒ素、リン（Ｐ）などのｎ型不純物を１０18〜１
０19／cm2 程度ドープしたもので、その抵抗率は１０〜
２０ｍΩ−cm程度である。この程度の抵抗率のシリコン
基板１は、ヒ素を固溶限界までドープする抵抗率１〜１
０ｍΩ−cm程度のシリコン基板に比べて製造が容易なた
め、安価に入手することができる。
【００２５】次に、図２に示すように、後に形成される
デカップリングコンデンサの一方の電極となるシリコン
基板１とＡｌ配線との接続抵抗を下げるために、シリコ
ン基板１の表面に基板と同じ導電型の不純物（ヒ素、リ
ンなど）をイオン注入法あるいはリン処理で１０20／cm
2 程度ドープすることによりｎ+ 半導体層２を形成す
る。このｎ+ 半導体層２の厚さは、１０〜１０００nm程
度とする。
デカップリングコンデンサの一方の電極となるシリコン
基板１とＡｌ配線との接続抵抗を下げるために、シリコ
ン基板１の表面に基板と同じ導電型の不純物（ヒ素、リ
ンなど）をイオン注入法あるいはリン処理で１０20／cm
2 程度ドープすることによりｎ+ 半導体層２を形成す
る。このｎ+ 半導体層２の厚さは、１０〜１０００nm程
度とする。
【００２６】次に、図３に示すように、ｎ+ 半導体層２
の上にデカップリングコンデンサの誘電体膜３を形成す
る。この誘電体膜３は、シリコン基板１を熱処理してｎ
+ 半導体層２の表面に形成した熱酸化膜と、この熱酸化
膜上にＣＶＤ法で堆積した窒化シリコン膜と、シリコン
基板１を再度熱処理して窒化シリコン膜の表面に形成し
た酸化シリコン膜の３層膜で構成する。デカップリング
コンデンサの誘電体膜３をこの３層膜で構成することに
より、万一、ｎ+ 半導体層２中の不純物の析出によって
熱酸化膜中にピンホールが発生した場合でも、窒化シリ
コン膜がピンホールを覆う構造となるために、耐圧の大
きい誘電体膜３が得られる。
の上にデカップリングコンデンサの誘電体膜３を形成す
る。この誘電体膜３は、シリコン基板１を熱処理してｎ
+ 半導体層２の表面に形成した熱酸化膜と、この熱酸化
膜上にＣＶＤ法で堆積した窒化シリコン膜と、シリコン
基板１を再度熱処理して窒化シリコン膜の表面に形成し
た酸化シリコン膜の３層膜で構成する。デカップリング
コンデンサの誘電体膜３をこの３層膜で構成することに
より、万一、ｎ+ 半導体層２中の不純物の析出によって
熱酸化膜中にピンホールが発生した場合でも、窒化シリ
コン膜がピンホールを覆う構造となるために、耐圧の大
きい誘電体膜３が得られる。
【００２７】次に、図４に示すように、誘電体膜３の上
にスパッタ法で膜厚0.２μm 程度のＡｌ膜４Ａを堆積し
た後、図５に示すように、フォトレジスト５をマスクに
したエッチングでＡｌ膜４Ａをパターニングすることに
より、デカップリングコンデンサのＡｌ電極４を形成す
る。Ａｌ膜４Ａのエッチングは、塩素系ガスを用いたド
ライエッチングまたはリン酸を主成分とするウェットエ
ッチング液を用いて行う。以上により、シリコン基板１
と誘電体膜３とＡｌ電極４とからなるデカップリングコ
ンデンサが略完成する。
にスパッタ法で膜厚0.２μm 程度のＡｌ膜４Ａを堆積し
た後、図５に示すように、フォトレジスト５をマスクに
したエッチングでＡｌ膜４Ａをパターニングすることに
より、デカップリングコンデンサのＡｌ電極４を形成す
る。Ａｌ膜４Ａのエッチングは、塩素系ガスを用いたド
ライエッチングまたはリン酸を主成分とするウェットエ
ッチング液を用いて行う。以上により、シリコン基板１
と誘電体膜３とＡｌ電極４とからなるデカップリングコ
ンデンサが略完成する。
【００２８】次に、フォトレジスト５を除去した後、図
６に示すように、プラズマＣＶＤ法などを用いて窒化シ
リコン膜６と酸化シリコン膜７を堆積する。窒化シリコ
ン膜６は、膜厚0.５μm 程度で堆積する。酸化シリコン
膜７は、シリコン基板１と上層の電源配線との間の寄生
容量を低減するために、厚い膜厚（５〜１０μm 程度）
で堆積する。
６に示すように、プラズマＣＶＤ法などを用いて窒化シ
リコン膜６と酸化シリコン膜７を堆積する。窒化シリコ
ン膜６は、膜厚0.５μm 程度で堆積する。酸化シリコン
膜７は、シリコン基板１と上層の電源配線との間の寄生
容量を低減するために、厚い膜厚（５〜１０μm 程度）
で堆積する。
【００２９】次に、図７に示すように、フォトレジスト
８をマスクにしたエッチングで酸化シリコン膜７、窒化
シリコン膜６、誘電体膜３をパターニングすることによ
り、シリコン基板１（ｎ+ 半導体層２）に達する接続孔
９ａとＡｌ電極４に達する接続孔９ｂとを同時に形成す
る。接続孔９ａ、９ｂは、配線のカバレージを良くする
ためにドライエッチングとウェットエッチングとを併用
し、断面がテーパ状となるように開孔する。窒化シリコ
ン膜６は、酸化シリコン膜７をフッ酸でウェットエッチ
ングする際のエッチングストッパとして機能する。
８をマスクにしたエッチングで酸化シリコン膜７、窒化
シリコン膜６、誘電体膜３をパターニングすることによ
り、シリコン基板１（ｎ+ 半導体層２）に達する接続孔
９ａとＡｌ電極４に達する接続孔９ｂとを同時に形成す
る。接続孔９ａ、９ｂは、配線のカバレージを良くする
ためにドライエッチングとウェットエッチングとを併用
し、断面がテーパ状となるように開孔する。窒化シリコ
ン膜６は、酸化シリコン膜７をフッ酸でウェットエッチ
ングする際のエッチングストッパとして機能する。
【００３０】次に、フォトレジスト８を除去した後、接
続孔９ａ、９ｂのそれぞれの底部の自然酸化膜をスパッ
タエッチングで除去し、続いて図８に示すように、スパ
ッタ法で高融点金属膜（例えばＴｉ膜）１０とＡｌ膜１
１とを堆積する。このように、Ａｌ膜１１の下層に高融
点金属膜１０を堆積すると、その後の熱処理またはプロ
セス中の加熱によって高融点金属とＡｌとが反応し、こ
れによって接続孔９ａ内のＡｌ（Ａｌ膜１１）とシリコ
ン（シリコン基板１）とのアロイ反応が促進されるよう
になる。この結果、前述した自然酸化膜を除去するため
のスパッタエッチングで接続孔９ａ内のシリコン基板１
の表面に生じた欠陥層が除去される。なお、高融点金属
膜１０に代えて、高融点金属シリサイド膜を使用した場
合でも同様の効果が得られる。
続孔９ａ、９ｂのそれぞれの底部の自然酸化膜をスパッ
タエッチングで除去し、続いて図８に示すように、スパ
ッタ法で高融点金属膜（例えばＴｉ膜）１０とＡｌ膜１
１とを堆積する。このように、Ａｌ膜１１の下層に高融
点金属膜１０を堆積すると、その後の熱処理またはプロ
セス中の加熱によって高融点金属とＡｌとが反応し、こ
れによって接続孔９ａ内のＡｌ（Ａｌ膜１１）とシリコ
ン（シリコン基板１）とのアロイ反応が促進されるよう
になる。この結果、前述した自然酸化膜を除去するため
のスパッタエッチングで接続孔９ａ内のシリコン基板１
の表面に生じた欠陥層が除去される。なお、高融点金属
膜１０に代えて、高融点金属シリサイド膜を使用した場
合でも同様の効果が得られる。
【００３１】次に、図９に示すように、フォトレジスト
１２をマスクにしたエッチングでＡｌ膜１１と高融点金
属膜１０をパターニングすることにより、デカップリン
グコンデンサの一方の電極（シリコン基板１）に接続さ
れる配線１３ａと、もう一方の電極（Ａｌ電極４）に接
続される配線１３ｂを形成する。
１２をマスクにしたエッチングでＡｌ膜１１と高融点金
属膜１０をパターニングすることにより、デカップリン
グコンデンサの一方の電極（シリコン基板１）に接続さ
れる配線１３ａと、もう一方の電極（Ａｌ電極４）に接
続される配線１３ｂを形成する。
【００３２】次に、フォトレジスト１２を除去した後、
図１０に示すように、絶縁膜１４の堆積、接続孔１５の
形成、Ａｌ配線１６の形成、パッシベーション膜１７の
堆積、パッド１８の形成を順次行い、最後に、シリコン
基板１を低抵抗化するためにその裏面に低抵抗メタル層
１９を形成することにより、マルチチップモジュール用
のシリコン基板１が完成する。絶縁膜１４とパッシベー
ション膜１７は、酸化シリコン膜または酸化シリコン膜
と窒化シリコン膜との積層膜などで構成する。低抵抗メ
タル層１９は、スパッタ法で堆積した金（Ａｕ）膜とシ
リコン基板１とを熱反応させて形成したＡｕ−Ｓｉ共晶
合金や、スパッタ法で堆積したニッケルシリサイド（Ｎ
ｉＳｉX ) のような高融点金属シリサイドなどで構成す
る。
図１０に示すように、絶縁膜１４の堆積、接続孔１５の
形成、Ａｌ配線１６の形成、パッシベーション膜１７の
堆積、パッド１８の形成を順次行い、最後に、シリコン
基板１を低抵抗化するためにその裏面に低抵抗メタル層
１９を形成することにより、マルチチップモジュール用
のシリコン基板１が完成する。絶縁膜１４とパッシベー
ション膜１７は、酸化シリコン膜または酸化シリコン膜
と窒化シリコン膜との積層膜などで構成する。低抵抗メ
タル層１９は、スパッタ法で堆積した金（Ａｕ）膜とシ
リコン基板１とを熱反応させて形成したＡｕ−Ｓｉ共晶
合金や、スパッタ法で堆積したニッケルシリサイド（Ｎ
ｉＳｉX ) のような高融点金属シリサイドなどで構成す
る。
【００３３】その後、図１１に示すように、各種ＬＳＩ
を形成した半導体チップ２０ａ〜２０ｄのバンプ電極２
１をシリコン基板１のパッド１８上に接続することによ
り、本実施例のマルチチップモジュールが得られる。半
導体チップ２０ａ〜２０ｄとシリコン基板１のパッド１
８との接続は、ワイヤボンディング方式で行うこともで
きる。
を形成した半導体チップ２０ａ〜２０ｄのバンプ電極２
１をシリコン基板１のパッド１８上に接続することによ
り、本実施例のマルチチップモジュールが得られる。半
導体チップ２０ａ〜２０ｄとシリコン基板１のパッド１
８との接続は、ワイヤボンディング方式で行うこともで
きる。
【００３４】（実施例２）本実施例のマルチチップモジ
ュールを形成するには、まず、図１２に示すように、シ
リコン基板１の表面にｎ+ 半導体層２を形成した後、ｎ
+ 半導体層２の上にデカップリングコンデンサの誘電体
膜３を形成する。ここまでの工程は前記実施例１と同じ
である。
ュールを形成するには、まず、図１２に示すように、シ
リコン基板１の表面にｎ+ 半導体層２を形成した後、ｎ
+ 半導体層２の上にデカップリングコンデンサの誘電体
膜３を形成する。ここまでの工程は前記実施例１と同じ
である。
【００３５】次に、図１３に示すように、誘電体膜３の
上にスパッタ法でＡｌ膜２４Ａを堆積した後、図１４に
示すように、フォトレジスト２２をマスクにしたエッチ
ングでＡｌ膜２４Ａとその下層の誘電体膜３をパターニ
ングすることにより、シリコン基板１に達する接続孔２
３を形成する。誘電体膜３の一部を構成する窒化シリコ
ン膜のエッチングは、ＣＦ4 またはＣＨＦ3 などのガス
を用いたドライエッチングで行う。その際、窒化シリコ
ン膜に比べて酸化シリコン膜のエッチングが遅くなるよ
うな条件を選択して下地の熱酸化膜がエッチングされな
いようにし、下地の熱酸化膜はフッ酸系のエッチング液
を用いてウェットエッチングする。このようにすると、
熱酸化膜を除去した後に露出するシリコン基板１（ｎ+
半導体層２）にダメージが加わることがない。なお、シ
リコン基板１にダメージを与えない条件であれば、ドラ
イエッチングで熱酸化膜を除去してもよい。
上にスパッタ法でＡｌ膜２４Ａを堆積した後、図１４に
示すように、フォトレジスト２２をマスクにしたエッチ
ングでＡｌ膜２４Ａとその下層の誘電体膜３をパターニ
ングすることにより、シリコン基板１に達する接続孔２
３を形成する。誘電体膜３の一部を構成する窒化シリコ
ン膜のエッチングは、ＣＦ4 またはＣＨＦ3 などのガス
を用いたドライエッチングで行う。その際、窒化シリコ
ン膜に比べて酸化シリコン膜のエッチングが遅くなるよ
うな条件を選択して下地の熱酸化膜がエッチングされな
いようにし、下地の熱酸化膜はフッ酸系のエッチング液
を用いてウェットエッチングする。このようにすると、
熱酸化膜を除去した後に露出するシリコン基板１（ｎ+
半導体層２）にダメージが加わることがない。なお、シ
リコン基板１にダメージを与えない条件であれば、ドラ
イエッチングで熱酸化膜を除去してもよい。
【００３６】次に、フォトレジスト２２を除去した後、
図１５に示すように、スパッタ法でＡｌ膜２４Ｂを堆積
し、続いて図１６に示すように、フォトレジスト２５を
マスクにしたエッチングでＡｌ膜２４Ｂとその下層のＡ
ｌ膜２４Ａをパターニングすることにより、デカップリ
ングコンデンサのＡｌ電極２４を形成すると共に、前記
接続孔２３を通じてシリコン基板１（ｎ+ 半導体層２）
に接続される接続配線２６を形成する。
図１５に示すように、スパッタ法でＡｌ膜２４Ｂを堆積
し、続いて図１６に示すように、フォトレジスト２５を
マスクにしたエッチングでＡｌ膜２４Ｂとその下層のＡ
ｌ膜２４Ａをパターニングすることにより、デカップリ
ングコンデンサのＡｌ電極２４を形成すると共に、前記
接続孔２３を通じてシリコン基板１（ｎ+ 半導体層２）
に接続される接続配線２６を形成する。
【００３７】次に、図１７に示すように、プラズマＣＶ
Ｄ法などを用いて窒化シリコン膜６と酸化シリコン膜７
とを堆積した後、フォトレジスト２７をマスクにしたエ
ッチングで酸化シリコン膜７、窒化シリコン膜６をパタ
ーニングすることにより、接続配線２６に達する接続孔
２８ａとＡｌ電極２４に達する接続孔２８ｂとを同時に
形成する。酸化シリコン膜７のエッチングは、フッ酸−
フッ化アンモニウム−氷酢酸の混合液を用いたウェット
エッチングで行い、窒化シリコン膜６のエッチングは、
ＣＦ4 またはＣＨＦ3 などのガスを用いたドライエッチ
ングで行う。
Ｄ法などを用いて窒化シリコン膜６と酸化シリコン膜７
とを堆積した後、フォトレジスト２７をマスクにしたエ
ッチングで酸化シリコン膜７、窒化シリコン膜６をパタ
ーニングすることにより、接続配線２６に達する接続孔
２８ａとＡｌ電極２４に達する接続孔２８ｂとを同時に
形成する。酸化シリコン膜７のエッチングは、フッ酸−
フッ化アンモニウム−氷酢酸の混合液を用いたウェット
エッチングで行い、窒化シリコン膜６のエッチングは、
ＣＦ4 またはＣＨＦ3 などのガスを用いたドライエッチ
ングで行う。
【００３８】次に、フォトレジスト２７を除去した後、
接続孔２８ａの底部に露出した接続配線２６（Ａｌ膜２
４Ｂ）の表面の自然酸化膜、および接続孔２８ｂの底部
に露出したＡｌ電極２４（Ａｌ膜２４Ｂ）の表面の自然
酸化膜をスパッタエッチングで除去する。このとき、デ
カップリングコンデンサの一方の電極を構成するシリコ
ン基板１（ｎ+ 半導体層２）の表面は接続配線２６で覆
われているので、スパッタエッチングによるダメージを
受けることはない。
接続孔２８ａの底部に露出した接続配線２６（Ａｌ膜２
４Ｂ）の表面の自然酸化膜、および接続孔２８ｂの底部
に露出したＡｌ電極２４（Ａｌ膜２４Ｂ）の表面の自然
酸化膜をスパッタエッチングで除去する。このとき、デ
カップリングコンデンサの一方の電極を構成するシリコ
ン基板１（ｎ+ 半導体層２）の表面は接続配線２６で覆
われているので、スパッタエッチングによるダメージを
受けることはない。
【００３９】次に、図１８に示すように、スパッタ法で
堆積したＡｌ膜をパターニングして接続配線２６に接続
される配線２９ａとＡｌ電極２４に接続される配線２９
ｂとを形成した後、前記実施例１と同様、絶縁膜１４の
堆積、接続孔１５の形成、Ａｌ配線１６の形成、パッシ
ベーション膜１７の堆積、パッド１８の形成を順次行
い、最後に、シリコン基板１を低抵抗化するためにその
裏面に低抵抗メタル層１９を形成することにより、マル
チチップモジュール用のシリコン基板１が完成する。
堆積したＡｌ膜をパターニングして接続配線２６に接続
される配線２９ａとＡｌ電極２４に接続される配線２９
ｂとを形成した後、前記実施例１と同様、絶縁膜１４の
堆積、接続孔１５の形成、Ａｌ配線１６の形成、パッシ
ベーション膜１７の堆積、パッド１８の形成を順次行
い、最後に、シリコン基板１を低抵抗化するためにその
裏面に低抵抗メタル層１９を形成することにより、マル
チチップモジュール用のシリコン基板１が完成する。
【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４１】前記実施例では、デカップリングコンデン
サの一方の電極をＡｌで構成したが、高融点金属やその
シリサイドなどで構成してもよい。
サの一方の電極をＡｌで構成したが、高融点金属やその
シリサイドなどで構成してもよい。
【００４２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４３】（１）本発明によれば、半導体チップを実
装するシリコン基板にデカップリングコンデンサを形成
したマルチチップモジュールの製造コストを低減するこ
とができる。
装するシリコン基板にデカップリングコンデンサを形成
したマルチチップモジュールの製造コストを低減するこ
とができる。
【００４４】（２）本発明によれば、半導体チップを実
装するシリコン基板にデカップリングコンデンサを形成
したマルチチップモジュールの信頼性、製造歩留りを向
上させることができる。
装するシリコン基板にデカップリングコンデンサを形成
したマルチチップモジュールの信頼性、製造歩留りを向
上させることができる。
【００４５】（３）本発明によれば、シリコン基板に形
成されるデカップリングコンデンサの高速応答性を向上
させることができる。
成されるデカップリングコンデンサの高速応答性を向上
させることができる。
【図１】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施例１である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施例１である半導体集積回路装置
の製造方法を示す半導体基板の断面図である。
の製造方法を示す半導体基板の断面図である。
【図１２】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１９】シリコン基板の表面の不純物濃度とメタル配
線の接続抵抗との関係を示すグラフである。
線の接続抵抗との関係を示すグラフである。
【図２０】シリコン基板中の不純物濃度と抵抗率の関係
を示すグラフである。
を示すグラフである。
１ シリコン基板 ２ ｎ+ 半導体層 ３ 誘電体膜 ４Ａ Ａｌ膜 ４Ｂ Ａｌ膜 ４ Ａｌ電極 ５ フォトレジスト ６ 窒化シリコン膜 ７ 酸化シリコン膜 ８ フォトレジスト ９ａ 接続孔 ９ｂ 接続孔 １０ 高融点金属膜 １１ Ａｌ膜 １２ フォトレジスト １３ａ 接続孔 １３ｂ 接続孔 １４ 絶縁膜 １５ 接続孔 １６ Ａｌ配線 １７ パッシベーション膜 １８ パッド １９ 低抵抗メタル層 ２０ａ〜２０ｄ 半導体チップ ２１ バンプ電極 ２２ フォトレジスト ２３ 接続孔 ２４Ａ Ａｌ膜 ２４Ｂ Ａｌ膜 ２４ Ａｌ電極 ２５ フォトレジスト ２６ 接続配線 ２７ フォトレジスト ２８ａ 接続孔 ２８ｂ 接続孔 ２９ａ 接続孔 ２９ｂ 配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀内 光明 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 田辺 慎一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 笠原 修 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (8)
- 【請求項１】 シリコン基板と、前記シリコン基板上に
形成された誘電体膜と、前記誘電体膜上に形成されたメ
タル層とで構成されたデカップリングコンデンサを有す
る半導体集積回路装置であって、前記シリコン基板の抵
抗率は１０〜２０ｍΩ−cm程度であり、前記シリコン基
板の表面には前記シリコン基板と同じ導電型で、かつ前
記シリコン基板よりも高不純物濃度の半導体層が形成さ
れており、前記シリコン基板の裏面には低抵抗メタル層
が形成されており、前記誘電体膜は酸化シリコン膜と窒
化シリコン膜と酸化シリコン膜の３層膜で構成されてい
ることを特徴とする半導体集積回路装置。 - 【請求項２】 シリコン基板と、前記シリコン基板上に
形成された誘電体膜と、前記誘電体膜上に形成されたメ
タル層とで構成されたデカップリングコンデンサを有す
る半導体集積回路装置の製造方法であって、次の工程
（ａ）〜（ｇ）を含むことを特徴とする半導体集積回路
装置の製造方法。 （ａ）抵抗率が１０〜２０ｍΩ−cm程度のシリコン基板
の表面に前記シリコン基板と同じ導電型で、かつ前記シ
リコン基板よりも高不純物濃度の半導体層を形成する工
程、（ｂ）前記半導体層上に酸化シリコン膜と窒化シリ
コン膜と酸化シリコン膜の３層膜からなる誘電体膜を形
成する工程、（ｃ）前記誘電体膜上に堆積したメタル膜
をパターニングしてメタル層を形成する工程、（ｄ）前
記シリコン基板上に堆積した絶縁膜をエッチングして、
前記シリコン基板に達する第１の接続孔と、前記メタル
層に達する第２の接続孔とを形成する工程、（ｅ）前記
第１の接続孔の底部に露出した前記シリコン基板の表面
の自然酸化膜と、前記第２の接続孔の底部に露出した前
記メタル層の表面の自然酸化膜をスパッタエッチングで
除去した後、前記シリコン基板上に高融点金属膜または
高融点金属シリサイド膜を堆積する工程、（ｆ）前記高
融点金属膜または高融点金属シリサイド膜上にＡｌ膜を
堆積した後、前記Ａｌ膜と、前記高融点金属膜または高
融点金属シリサイド膜とをパターニングすることによ
り、前記第１の接続孔を通じて前記シリコン基板に接続
される配線と、前記第２の接続孔を通じて前記メタル層
に接続される配線とを形成する工程、（ｇ）前記シリコ
ン基板の裏面に低抵抗メタル層を形成する工程。 - 【請求項３】 シリコン基板と、前記シリコン基板上に
形成された誘電体膜と、前記誘電体膜上に形成されたメ
タル層とで構成されたデカップリングコンデンサを有す
る半導体集積回路装置の製造方法であって、次の工程
（ａ）〜（ｉ）を含むことを特徴とする半導体集積回路
装置の製造方法。 （ａ）抵抗率が１０〜２０ｍΩ−cm程度のシリコン基板
の表面に前記シリコン基板と同じ導電型で、かつ前記シ
リコン基板よりも高不純物濃度の半導体層を形成する工
程、（ｂ）前記半導体層上に酸化シリコン膜と窒化シリ
コン膜と酸化シリコン膜の３層膜からなる誘電体膜を形
成する工程、（ｃ）前記誘電体膜上に堆積した第１のメ
タル膜および前記誘電体膜をパターニングして前記シリ
コン基板に達する第１の接続孔を形成する工程、（ｄ）
前記第１の接続孔の底部に露出した前記シリコン基板の
表面の自然酸化膜をウェットエッチングまたは低ダメー
ジのドライエッチングで除去した後、前記シリコン基板
上に第２のメタル膜を堆積する工程、（ｅ）前記第２の
メタル膜および前記第１のメタル膜をパターニングする
ことにより、メタル層と、前記第１の接続孔を通じて前
記シリコン基板に接続される接続電極とを形成する工
程、（ｆ）前記シリコン基板上に堆積した絶縁膜をエッ
チングして、前記接続電極に達する第２の接続孔と、前
記メタル層に達する第３の接続孔とを形成する工程、
（ｇ）前記第３の接続孔の底部に露出した前記メタル層
の表面の自然酸化膜をスパッタエッチングで除去した
後、前記シリコン基板上に第３のメタル膜を堆積する工
程、（ｈ）前記第３のメタル膜をパターニングすること
により、前記第２の接続孔を通じて前記接続電極に接続
される配線と、前記第３の接続孔を通じて前記メタル層
に接続される配線とを形成する工程、（ｉ）前記シリコ
ン基板の裏面に低抵抗メタル層を形成する工程。 - 【請求項４】 請求項２または３記載の半導体集積回路
装置の製造方法であって、前記シリコン基板上に半導体
チップを実装してマルチチップモジュールを形成する工
程を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項５】 請求項２または３記載の半導体集積回路
装置の製造方法であって、前記シリコン基板の裏面に形
成される低抵抗メタル層は、金−シリコン共晶合金また
はニッケルシリサイドであることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項６】 請求項２または３記載の半導体集積回路
装置の製造方法であって、前記高不純物濃度の半導体層
を、１０20／cm2 程度の不純物のドープによって形成す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項２または３記載の半導体集積回路
装置の製造方法であって、前記高不純物濃度の半導体層
の厚さを１０〜１０００nm程度とすることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項８】 シリコン基板と、前記シリコン基板上に
形成された誘電体膜と、前記誘電体膜上に形成されたメ
タル層とで構成されたデカップリングコンデンサを有す
る半導体ウエハであって、前記シリコン基板の抵抗率は
１０〜２０ｍΩ−cm程度であり、前記シリコン基板の表
面には前記シリコン基板と同じ導電型で、かつ前記シリ
コン基板よりも高不純物濃度の半導体層が形成されてお
り、前記半導体ウエハの裏面には低抵抗メタル層が形成
されており、前記誘電体膜は酸化シリコン膜と窒化シリ
コン膜と酸化シリコン膜の３層膜で構成されていること
を特徴とする半導体ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6908895A JP3688335B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体集積回路装置およびその製造方法ならびに半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6908895A JP3688335B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体集積回路装置およびその製造方法ならびに半導体ウエハ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264710A true JPH08264710A (ja) | 1996-10-11 |
| JP3688335B2 JP3688335B2 (ja) | 2005-08-24 |
Family
ID=13392495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6908895A Expired - Fee Related JP3688335B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体集積回路装置およびその製造方法ならびに半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3688335B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518467A (ja) * | 2004-10-29 | 2008-05-29 | アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド | 集積回路のパッケージング及び製造 |
-
1995
- 1995-03-28 JP JP6908895A patent/JP3688335B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518467A (ja) * | 2004-10-29 | 2008-05-29 | アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド | 集積回路のパッケージング及び製造 |
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| Publication number | Publication date |
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| JP3688335B2 (ja) | 2005-08-24 |
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