JPS60242662A - 半導体装置 - Google Patents
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- JPS60242662A JPS60242662A JP59098187A JP9818784A JPS60242662A JP S60242662 A JPS60242662 A JP S60242662A JP 59098187 A JP59098187 A JP 59098187A JP 9818784 A JP9818784 A JP 9818784A JP S60242662 A JPS60242662 A JP S60242662A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は同一半導体基板に第１導電型層と第２導電型層
とに対するコンタクト電極を夫々形成した０ＭＯ３等の
半導体装置に関する。
とに対するコンタクト電極を夫々形成した０ＭＯ３等の
半導体装置に関する。
背景技術とその問題点
従来、ＩＣの第１層配線として１％のＳｉを含有してＡ
１合金が使われている。しかしながら従来の構造ではこ
のＡ１合金を直接Ｎ型又はＰ型シリコンにコンタクトし
ていたために次のような欠点があった・ （１） 、Ｎ型シリコンとのコンタクトにおいて、アロ
イスパイクによる基板とのショートが発生しやすい。こ
れは特に選択酸化（ＬＯＧＯ３）した部分の端部近傍で
起こりやすい。このため、従来、Ｎチャンネル部におい
ては、ＬＯＧＯ３端とコンタクトホールとの間の距離が
少なくとも１．０μｍ以上必要とされており、ＩＣの高
集積化への障害となっていた。
１合金が使われている。しかしながら従来の構造ではこ
のＡ１合金を直接Ｎ型又はＰ型シリコンにコンタクトし
ていたために次のような欠点があった・ （１） 、Ｎ型シリコンとのコンタクトにおいて、アロ
イスパイクによる基板とのショートが発生しやすい。こ
れは特に選択酸化（ＬＯＧＯ３）した部分の端部近傍で
起こりやすい。このため、従来、Ｎチャンネル部におい
ては、ＬＯＧＯ３端とコンタクトホールとの間の距離が
少なくとも１．０μｍ以上必要とされており、ＩＣの高
集積化への障害となっていた。
（２）、又、Ｎ型シリコンとのコンタクトにおいて、コ
ンタクト抵抗値がかなり大きくなる。これは、コンタク
ト部分にＡＩを不純物として含むＳｔが堆積するため、
又は、コンタクト下部のＳｉの不純物濃度が不充分なた
めと考えられている。
ンタクト抵抗値がかなり大きくなる。これは、コンタク
ト部分にＡＩを不純物として含むＳｔが堆積するため、
又は、コンタクト下部のＳｉの不純物濃度が不充分なた
めと考えられている。
一方、コンタクト抵抗値を低下させるために、コンタク
ト下部のＳｔの不純物濃度を高くすると、今度は浅いＰ
Ｎ接合を形成するのが困難になる。
ト下部のＳｔの不純物濃度を高くすると、今度は浅いＰ
Ｎ接合を形成するのが困難になる。
上記の問題を解決するために、本発明者は、先ず、第１
図に示すような構造の０ＭＯ３について考察した。なお
第１図は０ＭＯ３の製造工程の途中段階（第１層配線が
形成された段階）を示している。
図に示すような構造の０ＭＯ３について考察した。なお
第１図は０ＭＯ３の製造工程の途中段階（第１層配線が
形成された段階）を示している。
この第１図において、Ｎ型のＳｔ基板１にソース及びド
レイン用のＰ゛不純物領域２が夫々イオン注入法により
拡散形成されている。一方、Ｓｔ基板１にはＰ型層３が
やはりイオン注入法により形成されている。そしてこの
Ｐ型層３にドレイン及びソース用のＮ゛不純物領域４が
夫々形成されてシＡる。Ｓｉ基板１上にはＬＯＧＯ３に
より形成された５ｉＯｚ膜５が設けられている。そして
このＳｉＯ□膜５上にＰ又はＢをドープした多結晶Ｓｔ
のゲート６が形成されている。７はリンガラス（ＰＳＧ
）からなる眉間膜である。
レイン用のＰ゛不純物領域２が夫々イオン注入法により
拡散形成されている。一方、Ｓｔ基板１にはＰ型層３が
やはりイオン注入法により形成されている。そしてこの
Ｐ型層３にドレイン及びソース用のＮ゛不純物領域４が
夫々形成されてシＡる。Ｓｉ基板１上にはＬＯＧＯ３に
より形成された５ｉＯｚ膜５が設けられている。そして
このＳｉＯ□膜５上にＰ又はＢをドープした多結晶Ｓｔ
のゲート６が形成されている。７はリンガラス（ＰＳＧ
）からなる眉間膜である。
層間膜７及び５ｉＯｚ膜５には従来周知の工・ノチン。
グ法によりコンタクトホール８及び９が夫々形成されて
いる。コンタクトホール８はＰ４不純物領域２上に形成
されており、コンタクトホール９はＮ゛不純物領域４上
及びゲート多結晶５ｉ６ａ上Ｇこ夫々形成されている。
いる。コンタクトホール８はＰ４不純物領域２上に形成
されており、コンタクトホール９はＮ゛不純物領域４上
及びゲート多結晶５ｉ６ａ上Ｇこ夫々形成されている。
これらのコンタクトホール８及び９の内部及び眉間膜７
上には多結晶Ｓｉ層１０が薄く堆積されている。この多
結晶Ｓｔ層１０は、後述するような方法によってＮ型の
不純物を拡散されたＮチャンネル部分１０ａと、純粋な
多結晶Ｓｉ又はＰ型の不純物を拡散された多結晶Ｓｉか
らなるＰチャンネル部分１０ｂとに区分されている。Ｎ
チャンネル部分１０ａはＮ゛不純物領域４及びゲート多
結晶５ｔ６ａに夫々コンタクトしており、Ｐチャンネル
部分１０ｂはＰ４不純物領域２にコンタクトしている。
上には多結晶Ｓｉ層１０が薄く堆積されている。この多
結晶Ｓｔ層１０は、後述するような方法によってＮ型の
不純物を拡散されたＮチャンネル部分１０ａと、純粋な
多結晶Ｓｉ又はＰ型の不純物を拡散された多結晶Ｓｉか
らなるＰチャンネル部分１０ｂとに区分されている。Ｎ
チャンネル部分１０ａはＮ゛不純物領域４及びゲート多
結晶５ｔ６ａに夫々コンタクトしており、Ｐチャンネル
部分１０ｂはＰ４不純物領域２にコンタクトしている。
そして第１層配線としてのＡ１合金（１％のＳｉ含有）
層１１はこの多結晶Ｓｔ層１０の上に形成されている。
層１１はこの多結晶Ｓｔ層１０の上に形成されている。
１２は５ｔＯ２膜である。
ＩＣの第１層配線をこのような構造にすると、Ａ１合金
層１１はＰ’不純物領域２、Ｎ゛不純物領域４及びゲー
ト多結晶５ｉ６ａに直接コンタクトせず、夫々多結晶Ｓ
ｉ層１０が間に介されている。このため、既述した（１
）及び（２）の欠点が解消し、Ｎ型シリコンとのコンタ
クトとにおいては、アロイスパイクが無くしかもコンタ
クト抵抗の低いコンタクトを再現性よく形成することが
できる。
層１１はＰ’不純物領域２、Ｎ゛不純物領域４及びゲー
ト多結晶５ｉ６ａに直接コンタクトせず、夫々多結晶Ｓ
ｉ層１０が間に介されている。このため、既述した（１
）及び（２）の欠点が解消し、Ｎ型シリコンとのコンタ
クトとにおいては、アロイスパイクが無くしかもコンタ
クト抵抗の低いコンタクトを再現性よく形成することが
できる。
しかしながらＰ型シリコンとのコンタクトにおいては、
第１図のような構造の場合、次のような問題が生じる。
第１図のような構造の場合、次のような問題が生じる。
即ち、第１図の工程の後に実施される４００℃程度の熱
処理時に多結晶Ｓｉが多結晶Ｓｉ層１０ｂからＡ１合金
層１１に溶は込み、これが冷却時に再結晶して塊を作る
。このような塊がコンタクトホール８の部分に生じると
コンタクト抵抗が大きくなり、この結果、コンタクト抵
抗に非常に大きなばらつきを生してしまう。
処理時に多結晶Ｓｉが多結晶Ｓｉ層１０ｂからＡ１合金
層１１に溶は込み、これが冷却時に再結晶して塊を作る
。このような塊がコンタクトホール８の部分に生じると
コンタクト抵抗が大きくなり、この結果、コンタクト抵
抗に非常に大きなばらつきを生してしまう。
発明の目的
本発明は上述の問題点に鑑みてなされたものであって、
Ｎ型及びＰ型半導体層のいずれのコンタクトにおいても
、アロイスパイクが無くしかも十分に低抵抗のコンタク
トを形成しようとするもの。
Ｎ型及びＰ型半導体層のいずれのコンタクトにおいても
、アロイスパイクが無くしかも十分に低抵抗のコンタク
トを形成しようとするもの。
である。
発明の概要
上記目的は本発明により次のようにして達成される。即
ち、本発明においては、同一半導体基板に第１導電型層
と第２導電型層とに対するコンタクト電極を夫々形成し
た半導体装置において、上記第１ｓ電型層への上記コン
タクト電極をアルミニウム合金で形成し、上記第２導電
型層への上記コンタクト電極を、半導体層又は金属間化
合物を下地とするアルミニウム合金で形成する。
ち、本発明においては、同一半導体基板に第１導電型層
と第２導電型層とに対するコンタクト電極を夫々形成し
た半導体装置において、上記第１ｓ電型層への上記コン
タクト電極をアルミニウム合金で形成し、上記第２導電
型層への上記コンタクト電極を、半導体層又は金属間化
合物を下地とするアルミニウム合金で形成する。
このように構成することによって、Ｎ型及びＰ型半導体
層のいずれのコンタクトにおいても、アロイスパイクが
無くしかも十分に低抵抗のコンタクトを形成することが
できる。
層のいずれのコンタクトにおいても、アロイスパイクが
無くしかも十分に低抵抗のコンタクトを形成することが
できる。
実施例
以下、本発明を０ＭＯ３に適用した一実施例につき第２
Ａ図〜第２Ｇ図を参照して説明する。なお第２Ａ図〜第
２Ｇ図において、第１図と同一の部分には同一の符号を
付してその説明を省略する。
Ａ図〜第２Ｇ図を参照して説明する。なお第２Ａ図〜第
２Ｇ図において、第１図と同一の部分には同一の符号を
付してその説明を省略する。
第２Ａ図〜第２Ｇ図は０ＭＯ３の第１層配線を形成する
方法を工程順に示したものである。
方法を工程順に示したものである。
先ず、第２Ａ図に示すように、従来のプロセスによって
Ｓｉ基板１上に各領域を形成し、層間膜７とＳｉＯ□膜
５とにコンタクトホール８及び９を夫々形成する。次い
で、ＣＶＤによって１０００人程度の多結晶Ｓｉ層１０
を形成する。
Ｓｉ基板１上に各領域を形成し、層間膜７とＳｉＯ□膜
５とにコンタクトホール８及び９を夫々形成する。次い
で、ＣＶＤによって１０００人程度の多結晶Ｓｉ層１０
を形成する。
次に、第２Ｂ図に示すように、ＣＶＤによって多結晶Ｓ
ｉ層ｌＯの上に８Ω／口のＰＳＧ層１３を約１０００人
の厚さに形成する。そしてこの上に更に約１００．０人
程のＳｉＯ□層１４をＣＶＤによって形成する。 ゛ 次に、第２Ｃ図に示すように、ホトレジスト層１５をＳ
ｉＯ□層１４上に形成し、このホトレジスト層１５を所
定パターンに窓あけする。そしてこのホトレジスト層１
５をエツチングマスクとして用い、Ｓｉｎ、層１４及び
ＰＳ、０層１３をＨＦによって図示のようにエツチング
する。即ち、多結晶Ｓｉ層１０のＮチャンネル部分１０
ａとなる部分の上のＰＳＧ層１３を残し、Ｐチャンネル
部分１０ｂとなる部分の上のＰＳＧ層１３をエツチング
除去する。
ｉ層ｌＯの上に８Ω／口のＰＳＧ層１３を約１０００人
の厚さに形成する。そしてこの上に更に約１００．０人
程のＳｉＯ□層１４をＣＶＤによって形成する。 ゛ 次に、第２Ｃ図に示すように、ホトレジスト層１５をＳ
ｉＯ□層１４上に形成し、このホトレジスト層１５を所
定パターンに窓あけする。そしてこのホトレジスト層１
５をエツチングマスクとして用い、Ｓｉｎ、層１４及び
ＰＳ、０層１３をＨＦによって図示のようにエツチング
する。即ち、多結晶Ｓｉ層１０のＮチャンネル部分１０
ａとなる部分の上のＰＳＧ層１３を残し、Ｐチャンネル
部分１０ｂとなる部分の上のＰＳＧ層１３をエツチング
除去する。
次に、第２Ｄ図に示すように、ホトレジスト層１５を除
去し、この状態でアニールする。するとＰＳＧ層１３中
のリンがこのＰＳＧ層１３からその下の多結晶Ｓｔ層１
０に拡散し、ＰＳＧ層１３の下の部分の多結晶Ｓｉ層１
０がＮ型の多結晶Ｓｉになる。このようにして多結晶Ｓ
ｔ層１０が、Ｎ型のＮチャンネル部分１０ａと純粋な多
結晶ＳｉからなるＰチャンネル部分１０ｂとに区分され
る。
去し、この状態でアニールする。するとＰＳＧ層１３中
のリンがこのＰＳＧ層１３からその下の多結晶Ｓｔ層１
０に拡散し、ＰＳＧ層１３の下の部分の多結晶Ｓｉ層１
０がＮ型の多結晶Ｓｉになる。このようにして多結晶Ｓ
ｔ層１０が、Ｎ型のＮチャンネル部分１０ａと純粋な多
結晶ＳｉからなるＰチャンネル部分１０ｂとに区分され
る。
次に、第２Ｅ図に示すように、Ｎチャンネル部分１０ａ
上のＰＳＧ層１３と５ｉＯｚ層１４とをエツチング除去
する。
上のＰＳＧ層１３と５ｉＯｚ層１４とをエツチング除去
する。
そして、第２Ｆ図に示すように、ホトレジスト層１６を
多結晶Ｓｔ層１０上に形成し、第２Ｃ図と同様に窓あけ
する。そして多結晶Ｓｉ層１０をエツチングしてＰチャ
ンネル部分１０ｂを除去する。
多結晶Ｓｔ層１０上に形成し、第２Ｃ図と同様に窓あけ
する。そして多結晶Ｓｉ層１０をエツチングしてＰチャ
ンネル部分１０ｂを除去する。
この時には、ＲＩＥ（反応性イオンエツチング）等の均
一性の良いエツチング法を用いるのが好ましい。又エツ
チング条件は、ジャストエッチ（多結晶Ｓｉ層１０が丁
度全部除去される状態）でなくアンダーエッチ（多結晶
Ｓｉ層１０が僅かに残る状態）でも良い。
一性の良いエツチング法を用いるのが好ましい。又エツ
チング条件は、ジャストエッチ（多結晶Ｓｉ層１０が丁
度全部除去される状態）でなくアンダーエッチ（多結晶
Ｓｉ層１０が僅かに残る状態）でも良い。
次に、第２Ｇ図に示すように、１％のＳｔを含有したＡ
Ｉ合金層１１を３０００人程度０厚さに蒸着する。そし
て適当なエツチングマスクを用いてこのＡ１合金層１１
を図示の如く所定パターンにエツチングする。この時、
ｔＥ等によりＡＩ合金層工１と下地の多結晶Ｓｊ層１０
ａとを１工程でエツチングすることができる。
Ｉ合金層１１を３０００人程度０厚さに蒸着する。そし
て適当なエツチングマスクを用いてこのＡ１合金層１１
を図示の如く所定パターンにエツチングする。この時、
ｔＥ等によりＡＩ合金層工１と下地の多結晶Ｓｊ層１０
ａとを１工程でエツチングすることができる。
以下、従来周知のプロセスによってＣＭＯ３を完成させ
れば良い。
れば良い。
本実施例においては、第２Ｇ図に示すように、第１層配
線としてのΔ１合金層１１が、Ｓｉ基板１のＰ＋不純物
領域２には直接、Ｎ゛不純物領域４及びゲート多結晶５
ｉ６ａにはＮ型の多結晶Ｓｉ層１０ａの下地を介して間
接的に夫々コンタクトしている。したがって、いずれの
コンタクトにおいても、アロイスパイクが無く、低抵抗
のコンタクトを再現性良く形成することができる。即ち
、Ｎ型Ｓｔ及びゲート多結晶Ｓｉとのコンタクトにおい
て。
線としてのΔ１合金層１１が、Ｓｉ基板１のＰ＋不純物
領域２には直接、Ｎ゛不純物領域４及びゲート多結晶５
ｉ６ａにはＮ型の多結晶Ｓｉ層１０ａの下地を介して間
接的に夫々コンタクトしている。したがって、いずれの
コンタクトにおいても、アロイスパイクが無く、低抵抗
のコンタクトを再現性良く形成することができる。即ち
、Ｎ型Ｓｔ及びゲート多結晶Ｓｉとのコンタクトにおい
て。
は、ＡＩ合金層１１がＮ型の多結晶Ｓｔ層１０ａの下地
を介してコンタクトしているので、既述した（１）及び
（２）の従来の欠点が解消されてアロイスパイクが無く
しかも低抵抗のコンタクトが再現性良く形成される。一
方、Ｐ型Ｓｉとのコンタクトにおいては、１合金層１１
が直接コンタクトしており、上記のような下地を設けて
いないので、後の熱処理時にＡＩ合金層１１に多結晶Ｓ
ｉが溶は込んでコンタクト抵抗にばらつきを生じるよう
なことがない。
を介してコンタクトしているので、既述した（１）及び
（２）の従来の欠点が解消されてアロイスパイクが無く
しかも低抵抗のコンタクトが再現性良く形成される。一
方、Ｐ型Ｓｉとのコンタクトにおいては、１合金層１１
が直接コンタクトしており、上記のような下地を設けて
いないので、後の熱処理時にＡＩ合金層１１に多結晶Ｓ
ｉが溶は込んでコンタクト抵抗にばらつきを生じるよう
なことがない。
応用例
上記実施例においては、第１層配線としてのアルミニウ
ム合金としてＡｌ−５ｉ系のものを用いたが、Ａｌ−Ｃ
ｕ系やＡｌ−Ｃｕ−３ｉ系のものを用いることもできる
。又、下地層として多結晶Ｓｉを用いたが、他の半導体
層又は金属間化合物、例えば、Ｔｉ−ＨｌＭｏ５ｉｚ
、ＷＳｉｚ等を下地として用いても良い。更に、本発明
は０ＭＯ３以外の半導体装置にも適用できることはもち
ろんである。
ム合金としてＡｌ−５ｉ系のものを用いたが、Ａｌ−Ｃ
ｕ系やＡｌ−Ｃｕ−３ｉ系のものを用いることもできる
。又、下地層として多結晶Ｓｉを用いたが、他の半導体
層又は金属間化合物、例えば、Ｔｉ−ＨｌＭｏ５ｉｚ
、ＷＳｉｚ等を下地として用いても良い。更に、本発明
は０ＭＯ３以外の半導体装置にも適用できることはもち
ろんである。
発明の詳細
な説明したように、本発明においては、同一半導体基板
に第１導電型層と第２導電型層とに対するコンタクト電
極を夫々形成した半導体装置において、上記第１導電型
層への上記コンタクト電極をアルミニウム合金で形成し
、上記第２導電型層への上記コ、ンタクト電極を、半導
体層又は金属間化合物を下地とするアルミニウム合金で
形成している。
に第１導電型層と第２導電型層とに対するコンタクト電
極を夫々形成した半導体装置において、上記第１導電型
層への上記コンタクト電極をアルミニウム合金で形成し
、上記第２導電型層への上記コ、ンタクト電極を、半導
体層又は金属間化合物を下地とするアルミニウム合金で
形成している。
従って、Ｎ型及びＰ型半導体層のいずれのコンタクトに
おいても、アロイススパイクが無くしかも充分に低抵抗
のコンタクトを再現性良く形成することができる。この
結果、ＩＣの高性能化が可能となる。又、Ｎ型半導体層
とのコンタクト部において、ＬＯＧＯ３端とコンタクト
ホールの端部との間の距離をＯにすることが可能となる
ので、１− Ｃの高集積化が達成できる。
おいても、アロイススパイクが無くしかも充分に低抵抗
のコンタクトを再現性良く形成することができる。この
結果、ＩＣの高性能化が可能となる。又、Ｎ型半導体層
とのコンタクト部において、ＬＯＧＯ３端とコンタクト
ホールの端部との間の距離をＯにすることが可能となる
ので、１− Ｃの高集積化が達成できる。
第１図は本発明をなすに当たって考察した０ＭＯ３の構
造を示す部分断面図である。 第２Ａ図〜第２Ｇ図は本発明の一実施例によＺＣＭＯ３
を製造工程順に示す部分断面図である。 なお図面に用いられた符号において、 １−・−−−−−−−・−・・・Ｓｔ基板２−−−−−
・−・−・−・−Ｐ゛不純物領域Ａ 、−−−−−−−
・・−・−Ｎ”不純物領域８−・−・・−・−〜−−−
コンタクトホール９＝・−−−−−−−−一−−−−−
・−コンタクトホール１０・・−−−−−一−−−−−
−・−多結晶Ｓｔ層１１−−−−−−−−一・−・Ａ１
合金層である。 代理人 土星 勝 常包芳男
造を示す部分断面図である。 第２Ａ図〜第２Ｇ図は本発明の一実施例によＺＣＭＯ３
を製造工程順に示す部分断面図である。 なお図面に用いられた符号において、 １−・−−−−−−−・−・・・Ｓｔ基板２−−−−−
・−・−・−・−Ｐ゛不純物領域Ａ 、−−−−−−−
・・−・−Ｎ”不純物領域８−・−・・−・−〜−−−
コンタクトホール９＝・−−−−−−−−一−−−−−
・−コンタクトホール１０・・−−−−−一−−−−−
−・−多結晶Ｓｔ層１１−−−−−−−−一・−・Ａ１
合金層である。 代理人 土星 勝 常包芳男
Claims (1)
- 同一半導体基板に第１ｓ電型層と第２導電型層とに対す
るコンタクト電極を夫々形成した半導体装置において、
上記第１ｓ電型層への上記コンタクト電極をアルミニウ
ム合金で形成し、上記第２導電型層への上記コンタクト
電極を、半導体層又は金属間化合物を下地とするアルミ
ニウム合金で形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098187A JPS60242662A (ja) | 1984-05-16 | 1984-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098187A JPS60242662A (ja) | 1984-05-16 | 1984-05-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242662A true JPS60242662A (ja) | 1985-12-02 |
Family
ID=14213013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098187A Pending JPS60242662A (ja) | 1984-05-16 | 1984-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447066A (en) * | 1987-04-15 | 1989-02-21 | Texas Instruments Inc | Construction of contact of semiconductor integrated circuit and its manufacture |
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1984
- 1984-05-16 JP JP59098187A patent/JPS60242662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447066A (en) * | 1987-04-15 | 1989-02-21 | Texas Instruments Inc | Construction of contact of semiconductor integrated circuit and its manufacture |
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6326691B1 (en) | 1993-10-12 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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