JPH0574773A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0574773A JPH0574773A JP3231393A JP23139391A JPH0574773A JP H0574773 A JPH0574773 A JP H0574773A JP 3231393 A JP3231393 A JP 3231393A JP 23139391 A JP23139391 A JP 23139391A JP H0574773 A JPH0574773 A JP H0574773A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体チップをＣＣＢバンプを介してパッケ
ージ基板上に実装する半導体集積回路装置のＣＣＢバン
プ内にボイドが形成される現象を抑制する。 【構成】 パッケージ基板２の主面に形成された電極３
ａと、半導体チップ７の主面に形成されたＢＬＭ（Ball
Limitting Metalization)パターン８とを、ＣＣＢバン
プ６を介して接合することにより、半導体チップ７をパ
ッケージ基板２上に実装したチップキャリアであって、
半導体チップ７の主面に形成されたＢＬＭパターン８の
断面形状を平坦状とした。
ージ基板上に実装する半導体集積回路装置のＣＣＢバン
プ内にボイドが形成される現象を抑制する。 【構成】 パッケージ基板２の主面に形成された電極３
ａと、半導体チップ７の主面に形成されたＢＬＭ（Ball
Limitting Metalization)パターン８とを、ＣＣＢバン
プ６を介して接合することにより、半導体チップ７をパ
ッケージ基板２上に実装したチップキャリアであって、
半導体チップ７の主面に形成されたＢＬＭパターン８の
断面形状を平坦状とした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、フリップチップ方式を
用いた半導体集積回路装置およびその製造技術に適用し
て有効な技術に関するものである。
よびその製造技術に関し、特に、フリップチップ方式を
用いた半導体集積回路装置およびその製造技術に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】フリップチップ方式を用いた半導体集積
回路装置の一つとして、パッケージ基板上にＣＣＢ（Co
ntrolled Collapse Bonding)バンプを介して実装された
半導体チップをキャップによって気密封止してなるチッ
プキャリア（Chip Carrier）がある。
回路装置の一つとして、パッケージ基板上にＣＣＢ（Co
ntrolled Collapse Bonding)バンプを介して実装された
半導体チップをキャップによって気密封止してなるチッ
プキャリア（Chip Carrier）がある。
【０００３】チップキャリアについては、例えば特開昭
６２−２４９４２９号、特開昭６３−３１０１３９号公
報に記載されている。
６２−２４９４２９号、特開昭６３−３１０１３９号公
報に記載されている。
【０００４】図１８は、上記文献に記載されたチップキ
ャリア２０の断面を示している。パッケージ基板２１
は、ムライト等からなり、その主面および裏面には、そ
れぞれ電極２２ａ，２２ｂが形成されている。
ャリア２０の断面を示している。パッケージ基板２１
は、ムライト等からなり、その主面および裏面には、そ
れぞれ電極２２ａ，２２ｂが形成されている。
【０００５】パッケージ基板２１の主面の電極２２ａに
は、ＣＣＢバンプ２３を介して、半導体チップ２４の主
面に形成されたＣＣＢバンプ用下地金属パターン（以
下、ＢＬＭ（Ball Limitting Metalization)パターンと
いう）２５が電気的に接続されている。
は、ＣＣＢバンプ２３を介して、半導体チップ２４の主
面に形成されたＣＣＢバンプ用下地金属パターン（以
下、ＢＬＭ（Ball Limitting Metalization)パターンと
いう）２５が電気的に接続されている。
【０００６】ＢＬＭパターン２５は、例えばクロム（Ｃ
ｒ）、銅（Ｃｕ）および金（Ａｕ）が半導体チップ２４
側から順に積層されてなり、その断面形状は凹状となっ
ている。
ｒ）、銅（Ｃｕ）および金（Ａｕ）が半導体チップ２４
側から順に積層されてなり、その断面形状は凹状となっ
ている。
【０００７】半導体チップ２４は、シリコン（Ｓｉ）単
結晶からなり、キャップ２６によって気密封止されてい
る。キャップ２６は、窒化アルミニウム（ＡｌＮ）等か
らなり、封止用半田２７を介してパッケージ基板２１の
主面と接合されている。
結晶からなり、キャップ２６によって気密封止されてい
る。キャップ２６は、窒化アルミニウム（ＡｌＮ）等か
らなり、封止用半田２７を介してパッケージ基板２１の
主面と接合されている。
【０００８】また、キャップ２６の下面と、半導体チッ
プ２４の裏面とは、伝熱用半田２８を介して接合されて
おり、回路動作時に半導体チップ２５で発生した熱が伝
熱用半田２８およびキャップ２６を介して外部に放散さ
れる構造になっている。
プ２４の裏面とは、伝熱用半田２８を介して接合されて
おり、回路動作時に半導体チップ２５で発生した熱が伝
熱用半田２８およびキャップ２６を介して外部に放散さ
れる構造になっている。
【０００９】ところで、従来のチップキャリア２０にお
いては、半導体チップ２５をパッケージ基板２１上に実
装する際に、例えば次のようにしている。
いては、半導体チップ２５をパッケージ基板２１上に実
装する際に、例えば次のようにしている。
【００１０】まず、図１９に示すように、半導体チップ
２４の主面と、パッケージ基板２１の主面とを対向させ
て、半導体チップ２４のＢＬＭパターン２５と、パッケ
ージ基板２１のＣＣＢバンプ２３との位置を合わせる。
２４の主面と、パッケージ基板２１の主面とを対向させ
て、半導体チップ２４のＢＬＭパターン２５と、パッケ
ージ基板２１のＣＣＢバンプ２３との位置を合わせる。
【００１１】この時、パッケージ基板２１の主面上に
は、ＣＣＢバンプ２３の表面の酸化膜を除去するために
フラックス２９が塗布されている。
は、ＣＣＢバンプ２３の表面の酸化膜を除去するために
フラックス２９が塗布されている。
【００１２】続いて、図２０に示すように、半導体チッ
プ２４のＢＬＭパターン２５を、パッケージ基板２１の
ＣＣＢバンプ２３に押し当てる。
プ２４のＢＬＭパターン２５を、パッケージ基板２１の
ＣＣＢバンプ２３に押し当てる。
【００１３】この時、従来のＢＬＭパターン２５は断面
形状が凹状となっているので、ＢＬＭパターン２５の窪
みの底部隅にフラックス２９ａが残ってしまう。
形状が凹状となっているので、ＢＬＭパターン２５の窪
みの底部隅にフラックス２９ａが残ってしまう。
【００１４】その後、ＣＣＢバンプ２３を加熱溶融する
ことにより、ＢＬＭパターン２５とＣＣＢバンプ２３と
を接合し、半導体チップ２４をパッケージ基板２１上に
実装する。
ことにより、ＢＬＭパターン２５とＣＣＢバンプ２３と
を接合し、半導体チップ２４をパッケージ基板２１上に
実装する。
【００１５】
【発明が解決しようとする課題】ところが、ＢＬＭパタ
ーンの断面形状が凹状となっている上記従来の技術にお
いては、以下の問題があることを本発明者は見い出し
た。
ーンの断面形状が凹状となっている上記従来の技術にお
いては、以下の問題があることを本発明者は見い出し
た。
【００１６】第一の問題は、ＢＬＭパターンの凹部に残
されたフラックスが、半導体チップの実装時の加熱処理
によって気化した後、ＣＣＢバンプの内部に残りボイド
（以下、バンプ内ボイドという）を形成してしまう問題
である。
されたフラックスが、半導体チップの実装時の加熱処理
によって気化した後、ＣＣＢバンプの内部に残りボイド
（以下、バンプ内ボイドという）を形成してしまう問題
である。
【００１７】従来は、ＢＬＭパターンの断面形状が凹状
となっているので、半導体チップのＢＬＭパターンをパ
ッケージ基板のＣＣＢバンプに押し当てた時に、ＣＣＢ
バンプ表面の酸化膜を除去するために用いられたフラッ
クスが、ＢＬＭパターンの凹部内に残ってしまう。
となっているので、半導体チップのＢＬＭパターンをパ
ッケージ基板のＣＣＢバンプに押し当てた時に、ＣＣＢ
バンプ表面の酸化膜を除去するために用いられたフラッ
クスが、ＢＬＭパターンの凹部内に残ってしまう。
【００１８】ＢＬＭパターンの凹部に残されたフラック
スは、ＣＣＢバンプとＢＬＭパターンとの間に挟まれて
いるため、半導体チップの実装時の加熱処理によって気
化した後、ＣＣＢバンプの内部に入り、ＣＣＢバンプの
外部に出ることができずにそのまま残されバンプ内ボイ
ドとなる。
スは、ＣＣＢバンプとＢＬＭパターンとの間に挟まれて
いるため、半導体チップの実装時の加熱処理によって気
化した後、ＣＣＢバンプの内部に入り、ＣＣＢバンプの
外部に出ることができずにそのまま残されバンプ内ボイ
ドとなる。
【００１９】第二の問題は、ＢＬＭパターンの凹部に残
されたエッチング液等がＢＬＭパターンの一部をエッチ
ング除去してしまい、ＢＬＭパターンの剥離や半導体チ
ップ実装時にバンプ内ボイドを発生させる問題である。
されたエッチング液等がＢＬＭパターンの一部をエッチ
ング除去してしまい、ＢＬＭパターンの剥離や半導体チ
ップ実装時にバンプ内ボイドを発生させる問題である。
【００２０】従来は、ＢＬＭパターンの断面形状が凹状
となっているので、ＢＬＭパターン形成後の洗浄処理の
際に用いられたエッチング液等がＢＬＭパターンの凹部
内に残ってしまう。
となっているので、ＢＬＭパターン形成後の洗浄処理の
際に用いられたエッチング液等がＢＬＭパターンの凹部
内に残ってしまう。
【００２１】ＢＬＭパターンの凹部に残されたエッチン
グ液は、例えばＢＬＭパターンの最上層におけるＡｕ層
の被覆性の悪い箇所、すなわち、Ｃｕ層が露出する箇所
からＣｕ層をエッチングし、ＢＬＭパターン内に空洞を
形成してしまう。
グ液は、例えばＢＬＭパターンの最上層におけるＡｕ層
の被覆性の悪い箇所、すなわち、Ｃｕ層が露出する箇所
からＣｕ層をエッチングし、ＢＬＭパターン内に空洞を
形成してしまう。
【００２２】この空洞は、ＢＬＭパターンの剥離の問題
や半導体チップの加熱実装時にバンプ内ボイドを形成す
る問題を発生させる。
や半導体チップの加熱実装時にバンプ内ボイドを形成す
る問題を発生させる。
【００２３】第三は、バンプ内ボイドにより、ＣＣＢバ
ンプ内においてエレクトロマイグレーション現象が発生
する問題である。
ンプ内においてエレクトロマイグレーション現象が発生
する問題である。
【００２４】この問題は、特に、ＣＣＢバンプの寸法の
縮小や半導体チップに形成された半導体集積回路の動作
速度の向上に伴って顕著となる。
縮小や半導体チップに形成された半導体集積回路の動作
速度の向上に伴って顕著となる。
【００２５】ＣＣＢバンプの寸法縮小に伴いバンプ内ボ
イドの相対的な大きさが増大するからであり、半導体集
積回路の動作速度の向上に伴いＣＣＢバンプ内を流れる
電流の密度が増加するからである。
イドの相対的な大きさが増大するからであり、半導体集
積回路の動作速度の向上に伴いＣＣＢバンプ内を流れる
電流の密度が増加するからである。
【００２６】本発明は上記課題に着目してなされたもの
であり、その目的は、バンプ内ボイドの発生を抑制する
ことのできる技術を提供することにある。
であり、その目的は、バンプ内ボイドの発生を抑制する
ことのできる技術を提供することにある。
【００２７】本発明の他の目的は、ＢＬＭパターンの剥
離を抑制することのできる技術を提供することにある。
離を抑制することのできる技術を提供することにある。
【００２８】本発明の他の目的は、バンプ内ボイドに起
因するＣＣＢバンプ内のエレクトロマイグレーション現
象を抑制することのできる技術を提供することにある。
因するＣＣＢバンプ内のエレクトロマイグレーション現
象を抑制することのできる技術を提供することにある。
【００２９】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００３０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００３１】すなわち、請求項１記載の発明は、半導体
基板の上層に形成されたＢＬＭパターンの断面形状を平
坦状または凸状とした半導体集積回路装置構造とするも
のである。
基板の上層に形成されたＢＬＭパターンの断面形状を平
坦状または凸状とした半導体集積回路装置構造とするも
のである。
【００３２】
【作用】上記した請求項１記載の発明によれば、ＢＬＭ
パターンとＣＣＢバンプとの対向面間にフラックスが残
り難くなり、フラックスに起因するバンプ内ボイドの発
生を抑制することが可能となる。
パターンとＣＣＢバンプとの対向面間にフラックスが残
り難くなり、フラックスに起因するバンプ内ボイドの発
生を抑制することが可能となる。
【００３３】また、ＢＬＭパターンの断面形状を平坦状
または凸状としたことにより、下地金属パターンの上面
にエッチング液等が残り難くなり、エッチング液に起因
するＢＬＭパターンの剥離やバンプ内ボイドの発生を抑
制することが可能となる。
または凸状としたことにより、下地金属パターンの上面
にエッチング液等が残り難くなり、エッチング液に起因
するＢＬＭパターンの剥離やバンプ内ボイドの発生を抑
制することが可能となる。
【００３４】
【実施例１】図１は本発明の一実施例である半導体集積
回路装置の要部断面図、図２は図１の半導体集積回路装
置の全体断面図、図３〜図７は図１の半導体集積回路装
置の製造工程中における半導体基板の要部断面図、図
８，図９は図１の半導体集積回路装置の製造工程中にお
ける半導体基板およびパッケージ基板の要部断面図であ
る。
回路装置の要部断面図、図２は図１の半導体集積回路装
置の全体断面図、図３〜図７は図１の半導体集積回路装
置の製造工程中における半導体基板の要部断面図、図
８，図９は図１の半導体集積回路装置の製造工程中にお
ける半導体基板およびパッケージ基板の要部断面図であ
る。
【００３５】本実施例１の半導体集積回路装置は、例え
ば図２に示すようなチップキャリア１である。
ば図２に示すようなチップキャリア１である。
【００３６】チップキャリア１を構成するパッケージ基
板２は、例えばムライト等のようなセラミック材料から
なり、その主面および裏面には、それぞれ電極３ａ，３
ｂが形成されている。
板２は、例えばムライト等のようなセラミック材料から
なり、その主面および裏面には、それぞれ電極３ａ，３
ｂが形成されている。
【００３７】電極３ａ，３ｂは、パッケージ基板２の内
部に形成された内部配線４によって電気的に接続されて
いる。内部配線４は、例えばタングステン等のような高
融点金属からなる。
部に形成された内部配線４によって電気的に接続されて
いる。内部配線４は、例えばタングステン等のような高
融点金属からなる。
【００３８】パッケージ基板２の裏面の電極３ｂには、
ＣＣＢバンプ５が接合されている。
ＣＣＢバンプ５が接合されている。
【００３９】ＣＣＢバンプ５は、例えば3.５重量％程度
の銀（Ａｇ）を含有するスズ（Ｓｎ）／Ａｇ合金（融
点：２２０〜２５０℃程度）からなる。
の銀（Ａｇ）を含有するスズ（Ｓｎ）／Ａｇ合金（融
点：２２０〜２５０℃程度）からなる。
【００４０】また、パッケージ基板２の主面の電極３ａ
には、パッケージ基板２の裏面側のＣＣＢバンプ５より
も小径のＣＣＢバンプ６が接合されている。ＣＣＢバン
プ６は、例えば１〜５重量％程度のＳｎを含有する鉛
（Ｐｂ）／Ｓｎ合金（融点：３２０〜３３０℃程度）か
らなる。
には、パッケージ基板２の裏面側のＣＣＢバンプ５より
も小径のＣＣＢバンプ６が接合されている。ＣＣＢバン
プ６は、例えば１〜５重量％程度のＳｎを含有する鉛
（Ｐｂ）／Ｓｎ合金（融点：３２０〜３３０℃程度）か
らなる。
【００４１】ＣＣＢバンプ６は、半導体チップ７の主面
に形成された後述するＢＬＭパターン８に接合されてい
る。すなわち、パッケージ基板２の主面上には、半導体
チップ７がＣＣＢバンプ６を介して実装されている。
に形成された後述するＢＬＭパターン８に接合されてい
る。すなわち、パッケージ基板２の主面上には、半導体
チップ７がＣＣＢバンプ６を介して実装されている。
【００４２】半導体チップ７は、キャップ９によって気
密封止されている。キャップ９は、例えばＡｌＮからな
り、封止用半田１０ａを介してパッケージ基板２の主面
に接合されている。封止用半田１０ａは、例えば１０重
量％程度のＳｎを含有するＰｂ／Ｓｎ合金（融点：２９
０〜３００℃程度）からなる。
密封止されている。キャップ９は、例えばＡｌＮからな
り、封止用半田１０ａを介してパッケージ基板２の主面
に接合されている。封止用半田１０ａは、例えば１０重
量％程度のＳｎを含有するＰｂ／Ｓｎ合金（融点：２９
０〜３００℃程度）からなる。
【００４３】また、半導体チップ７の裏面は、伝熱用半
田１０ｂを介してキャップ９の下面と接合されており、
これにより、回路動作時に半導体チップ７で発生した熱
が伝熱用半田１０ｂを経てキャップ９の表面から放散さ
れる構造となっている。伝熱用半田１０ｂは、例えば封
止用半田１０ａと同一のＰｂ／Ｓｎ合金からなる。
田１０ｂを介してキャップ９の下面と接合されており、
これにより、回路動作時に半導体チップ７で発生した熱
が伝熱用半田１０ｂを経てキャップ９の表面から放散さ
れる構造となっている。伝熱用半田１０ｂは、例えば封
止用半田１０ａと同一のＰｂ／Ｓｎ合金からなる。
【００４４】封止用半田１０ａと、伝熱用半田１０ｂと
は、接合用金属層１１によって接続されている。接合用
金属層１１は、封止用半田１０ａおよび伝熱用半田１０
ｂの濡れ性を良好にするための金属層であり、例えばチ
タン（Ｔｉ）／ニッケル（Ｎｉ）／Ａｕの積層金属によ
って構成されている。
は、接合用金属層１１によって接続されている。接合用
金属層１１は、封止用半田１０ａおよび伝熱用半田１０
ｂの濡れ性を良好にするための金属層であり、例えばチ
タン（Ｔｉ）／ニッケル（Ｎｉ）／Ａｕの積層金属によ
って構成されている。
【００４５】次に、半導体チップ７とパッケージ基板２
との接合箇所における要部拡大断面を図１に示す。
との接合箇所における要部拡大断面を図１に示す。
【００４６】半導体チップ７を構成する半導体基板１２
は、例えばＳｉ単結晶からなり、その主面（図１の場
合、下面）には、例えばＢｉ−Ｃ−ＭＯＳ回路等を構成
する半導体集積回路素子（図示せず）が形成されてい
る。
は、例えばＳｉ単結晶からなり、その主面（図１の場
合、下面）には、例えばＢｉ−Ｃ−ＭＯＳ回路等を構成
する半導体集積回路素子（図示せず）が形成されてい
る。
【００４７】半導体基板１２の主面には、層間絶縁膜１
３ａ，１３ｂが、半導体基板１２の主面側から順に堆積
されている。層間絶縁膜１３ａ，１３ｂは、例えば二酸
化ケイ素（ＳｉＯ2)からなる。
３ａ，１３ｂが、半導体基板１２の主面側から順に堆積
されている。層間絶縁膜１３ａ，１３ｂは、例えば二酸
化ケイ素（ＳｉＯ2)からなる。
【００４８】層間絶縁膜１３ｂの上層には、引出し電極
（電極配線）１４が形成されている。引出し電極１４
は、例えばアルミニウム（Ａｌ）またはＡｌ合金から構
成されている。
（電極配線）１４が形成されている。引出し電極１４
は、例えばアルミニウム（Ａｌ）またはＡｌ合金から構
成されている。
【００４９】また、引出し電極１４の上層には、表面保
護膜１５が形成されている。表面保護膜１５は、例えば
ＳｉＯ2 の単層膜またはＳｉＯ2と窒化ケイ素（Ｓｉ3
Ｎ4)との積層膜によって構成されている。
護膜１５が形成されている。表面保護膜１５は、例えば
ＳｉＯ2 の単層膜またはＳｉＯ2と窒化ケイ素（Ｓｉ3
Ｎ4)との積層膜によって構成されている。
【００５０】表面保護膜１５には、引出し電極１４に達
するスルーホール（接続孔）１６が穿孔されている。本
実施例１においては、接続孔１６内に、例えばＡｌまた
はＡｌ合金からなる埋め込み導体１７ａが埋設されてい
る。
するスルーホール（接続孔）１６が穿孔されている。本
実施例１においては、接続孔１６内に、例えばＡｌまた
はＡｌ合金からなる埋め込み導体１７ａが埋設されてい
る。
【００５１】さらに、表面保護膜１５の上層には、上記
したＢＬＭパターン８が形成されている。本実施例１に
おいては、ＢＬＭパターン８が、埋め込み導体１７ａを
通じて引出し電極１４と電気的に接続されており、その
結果、ＢＬＭパターン８の断面形状がほぼ平坦状に形成
されている。
したＢＬＭパターン８が形成されている。本実施例１に
おいては、ＢＬＭパターン８が、埋め込み導体１７ａを
通じて引出し電極１４と電気的に接続されており、その
結果、ＢＬＭパターン８の断面形状がほぼ平坦状に形成
されている。
【００５２】ＢＬＭパターン８は、例えば図示しないＣ
ｒ層、Ｃｕ層およびＡｕ層が、引出し電極１４側から順
に積層されて構成されている。
ｒ層、Ｃｕ層およびＡｕ層が、引出し電極１４側から順
に積層されて構成されている。
【００５３】ＢＬＭパターン８のＣｒ層の厚さは、例え
ば0.１７μｍ程度である。また、Ｃｕ層の厚さは、例え
ば0.５μｍ程度である。さらに、Ａｕ層の厚さは、例え
ば0.１μｍ程度である。
ば0.１７μｍ程度である。また、Ｃｕ層の厚さは、例え
ば0.５μｍ程度である。さらに、Ａｕ層の厚さは、例え
ば0.１μｍ程度である。
【００５４】次に、本実施例１の半導体集積回路装置の
製造方法の一例を図３〜図９によって説明する。
製造方法の一例を図３〜図９によって説明する。
【００５５】まず、図３に示すように、表面保護膜１５
上に、例えばポジ形のフォトレジスト（以下、単にレジ
ストという）からなるレジストパターン（第１フォトレ
ジストパターン）１８ａを形成した後、レジストパター
ン１８ａをマスクとして、表面保護膜１５に、引出し電
極１４が露出されるスルーホール１６を穿孔する。な
お、この段階では、半導体基板１２が、半導体ウエハの
状態である。
上に、例えばポジ形のフォトレジスト（以下、単にレジ
ストという）からなるレジストパターン（第１フォトレ
ジストパターン）１８ａを形成した後、レジストパター
ン１８ａをマスクとして、表面保護膜１５に、引出し電
極１４が露出されるスルーホール１６を穿孔する。な
お、この段階では、半導体基板１２が、半導体ウエハの
状態である。
【００５６】続いて、レジストパターン１８ａを除去し
た後、図４に示すように、半導体基板１２上に、例えば
ＡｌまたはＡｌ合金等からなる導体膜（埋め込み用導体
膜）１７を蒸着法またはスパッタリング法等によって堆
積する。
た後、図４に示すように、半導体基板１２上に、例えば
ＡｌまたはＡｌ合金等からなる導体膜（埋め込み用導体
膜）１７を蒸着法またはスパッタリング法等によって堆
積する。
【００５７】導体膜１７は、スルーホール１６内に上記
した埋め込み導体１７ａ（図１参照）を形成するための
導体である。
した埋め込み導体１７ａ（図１参照）を形成するための
導体である。
【００５８】その後、図５に示すように、導体膜１７上
においてスルーホール１６の領域に、レジストパターン
（第２フォトレジストパターン）１８ｂを形成する。
においてスルーホール１６の領域に、レジストパターン
（第２フォトレジストパターン）１８ｂを形成する。
【００５９】この時、本実施例１においては、レジスト
パターン１８ｂを、例えばネガ形のレジストを用いて形
成する。すなわち、上記したスルーホール１６を形成す
るためのレジストパターン１８ａとは感光作用が反対の
レジストを用いる。
パターン１８ｂを、例えばネガ形のレジストを用いて形
成する。すなわち、上記したスルーホール１６を形成す
るためのレジストパターン１８ａとは感光作用が反対の
レジストを用いる。
【００６０】これにより、レジストパターン１８ｂを転
写する際に、上記スルーホール１６を形成するためのレ
ジストパターン１８ａを転写した際に用いたフォトマス
ク（レチクルも含む）をそのまま用いることが可能とな
る。
写する際に、上記スルーホール１６を形成するためのレ
ジストパターン１８ａを転写した際に用いたフォトマス
ク（レチクルも含む）をそのまま用いることが可能とな
る。
【００６１】したがって、本実施例１においては、スル
ーホール１６内に埋め込み導体１７ａを埋設する工程を
追加しても、フォトマスクの枚数が増加しない。
ーホール１６内に埋め込み導体１７ａを埋設する工程を
追加しても、フォトマスクの枚数が増加しない。
【００６２】また、埋め込み導体１７ａ形成用のフォト
マスクと、スルーホール１６形成用のフォトマスクとを
同一にすることにより、スルーホール１６の位置と、埋
め込み導体１７ａの形成位置とを、比較的容易に、しか
も良好に合わせることが可能となる。
マスクと、スルーホール１６形成用のフォトマスクとを
同一にすることにより、スルーホール１６の位置と、埋
め込み導体１７ａの形成位置とを、比較的容易に、しか
も良好に合わせることが可能となる。
【００６３】次いで、図６に示すように、レジストパタ
ーン１８ｂから露出する導体膜１７部分をウエットエッ
チング法等によって除去し、スルーホール１６内のみに
埋め込み導体１７ａを埋設する。
ーン１８ｂから露出する導体膜１７部分をウエットエッ
チング法等によって除去し、スルーホール１６内のみに
埋め込み導体１７ａを埋設する。
【００６４】ただし、導体膜１７をパターニングするた
めのエッチング方法としては、ウエットエッチング法に
限定されるものではなく、例えばドライエッチング法を
用いても良い。
めのエッチング方法としては、ウエットエッチング法に
限定されるものではなく、例えばドライエッチング法を
用いても良い。
【００６５】続いて、レジストパターン１８ｂを除去し
た後、埋め込み導体１７ａの露出面をスパッタエッチン
グ法または加熱法等によって滑らかにする。
た後、埋め込み導体１７ａの露出面をスパッタエッチン
グ法または加熱法等によって滑らかにする。
【００６６】その後、半導体基板１２上にＢＬＭパター
ン形成用の導体膜（図示せず）を蒸着法またはスパッタ
リング法等によって堆積した後、その導体膜をフォトリ
ソグラフィ技術によってパターンニングして、図７に示
すように、断面がほぼ平坦状のＢＬＭパターン８を形成
する。
ン形成用の導体膜（図示せず）を蒸着法またはスパッタ
リング法等によって堆積した後、その導体膜をフォトリ
ソグラフィ技術によってパターンニングして、図７に示
すように、断面がほぼ平坦状のＢＬＭパターン８を形成
する。
【００６７】次いで、ＢＬＭパターン８を洗浄する。こ
の際、本実施例１においては、ＢＬＭパターン８の断面
形状がほぼ平坦状となっているので、洗浄用のエッチン
グ液等がＢＬＭパターン８上に残り難い。
の際、本実施例１においては、ＢＬＭパターン８の断面
形状がほぼ平坦状となっているので、洗浄用のエッチン
グ液等がＢＬＭパターン８上に残り難い。
【００６８】このため、洗浄用のエッチング液がＢＬＭ
パターン８の上面に残ることに起因する、ＢＬＭパター
ン８の剥離やバンプ内ボイドの発生等を抑制することが
可能となる。
パターン８の上面に残ることに起因する、ＢＬＭパター
ン８の剥離やバンプ内ボイドの発生等を抑制することが
可能となる。
【００６９】続いて、半導体基板１２上の各半導体チッ
プ７に対してプローブ検査を行った後、半導体基板１２
から複数個の半導体チップ７（図２参照）を切り出す。
プ７に対してプローブ検査を行った後、半導体基板１２
から複数個の半導体チップ７（図２参照）を切り出す。
【００７０】その後、図８に示すように、半導体チップ
７の主面と、パッケージ基板２の主面とを対向させて、
半導体チップ７のＢＬＭパターン８と、パッケージ基板
２のＣＣＢバンプ６との相対的な位置を合わせる。
７の主面と、パッケージ基板２の主面とを対向させて、
半導体チップ７のＢＬＭパターン８と、パッケージ基板
２のＣＣＢバンプ６との相対的な位置を合わせる。
【００７１】この時、パッケージ基板２の主面側には、
ＣＣＢバンプ６の表面に形成された酸化膜を除去するた
めに、フラックス１９が塗布されている。
ＣＣＢバンプ６の表面に形成された酸化膜を除去するた
めに、フラックス１９が塗布されている。
【００７２】続いて、図９に示すように、半導体チップ
７のＢＬＭパターン８を、パッケージ基板２のＣＣＢバ
ンプ６に押し当てる。
７のＢＬＭパターン８を、パッケージ基板２のＣＣＢバ
ンプ６に押し当てる。
【００７３】すると、本実施例１においては、ＢＬＭパ
ターン８の断面形状がほぼ平坦状に形成されているの
で、ＣＣＢバンプ６の表面に塗布されたフラックス１９
が、ＢＬＭパターン８の中心から外周方向に押し出さ
れ、ＢＬＭパターン８と、ＣＣＢバンプ６との間に残り
難くなる。
ターン８の断面形状がほぼ平坦状に形成されているの
で、ＣＣＢバンプ６の表面に塗布されたフラックス１９
が、ＢＬＭパターン８の中心から外周方向に押し出さ
れ、ＢＬＭパターン８と、ＣＣＢバンプ６との間に残り
難くなる。
【００７４】このため、ＢＬＭパターン８とＣＣＢバン
プ６との間に残されたフラックス１９に起因するバンプ
内ボイドの発生を抑制することが可能となる。
プ６との間に残されたフラックス１９に起因するバンプ
内ボイドの発生を抑制することが可能となる。
【００７５】その後、ＣＣＢバンプ６を加熱溶融して、
半導体チップ７のＢＬＭパターン８と、パッケージ基板
２の電極３ａとを接合し、半導体チップ７をパッケージ
基板２上に実装する。
半導体チップ７のＢＬＭパターン８と、パッケージ基板
２の電極３ａとを接合し、半導体チップ７をパッケージ
基板２上に実装する。
【００７６】このように本実施例１によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００７７】(1).ＢＬＭパターン８の断面形状をほぼ平
坦状としたことにより、ＢＬＭパターン８をＣＣＢバン
プ６に押し当てた時に、ＢＬＭパターン８と、ＣＣＢバ
ンプ６との間にフラックス１９が残り難くなる。このた
め、ＢＬＭパターン８とＣＣＢバンプ６との間に残され
たフラックス１９に起因するバンプ内ボイドの発生を抑
制することが可能となる。
坦状としたことにより、ＢＬＭパターン８をＣＣＢバン
プ６に押し当てた時に、ＢＬＭパターン８と、ＣＣＢバ
ンプ６との間にフラックス１９が残り難くなる。このた
め、ＢＬＭパターン８とＣＣＢバンプ６との間に残され
たフラックス１９に起因するバンプ内ボイドの発生を抑
制することが可能となる。
【００７８】(2).ＢＬＭパターン８の断面形状をほぼ平
坦状としたことにより、ＢＬＭパターン８の形成後の洗
浄工程の際に用いたエッチング液等が、ＢＬＭパターン
８の表面に残り難くなるので、ＢＬＭパターン８の表面
に残されたエッチング液に起因するＢＬＭパターン８の
剥離やバンプ内ボイドの発生を抑制することが可能とな
る。
坦状としたことにより、ＢＬＭパターン８の形成後の洗
浄工程の際に用いたエッチング液等が、ＢＬＭパターン
８の表面に残り難くなるので、ＢＬＭパターン８の表面
に残されたエッチング液に起因するＢＬＭパターン８の
剥離やバンプ内ボイドの発生を抑制することが可能とな
る。
【００７９】(3).上記(1),(2) により、バンプ内ボイド
に起因する半田エレクトロマイグレーション現象を抑制
することが可能となる。
に起因する半田エレクトロマイグレーション現象を抑制
することが可能となる。
【００８０】(4).上記(3) により、ＣＣＢバンプ６に流
せる電流量を増加させることができ、半導体集積回路の
動作速度の向上を図ることが可能となる。また、例えば
半導体チップ７にＢｉＣ−ＭＯＳ回路のような動作速度
の速い半導体集積回路が形成されていてもそれに対応す
ることが可能となる。
せる電流量を増加させることができ、半導体集積回路の
動作速度の向上を図ることが可能となる。また、例えば
半導体チップ７にＢｉＣ−ＭＯＳ回路のような動作速度
の速い半導体集積回路が形成されていてもそれに対応す
ることが可能となる。
【００８１】(5).上記(1) 〜(3) により、バンプ内ボイ
ドに起因するＣＣＢバンプ６の強度低下を抑制すること
ができるので、ＣＣＢバンプ６に加わる熱応力等に起因
するＣＣＢバンプ６の剥離現象を抑制することが可能と
なる。
ドに起因するＣＣＢバンプ６の強度低下を抑制すること
ができるので、ＣＣＢバンプ６に加わる熱応力等に起因
するＣＣＢバンプ６の剥離現象を抑制することが可能と
なる。
【００８２】(6).上記(1) 〜(5) により、チップキャリ
ア１の信頼性を向上させることが可能となる。
ア１の信頼性を向上させることが可能となる。
【００８３】(7).埋め込み導体１７ａを形成するための
レジストパターン１８ｂと、スルーホール１６を形成す
るためのレジストパターン１８ａとを互いに反対の感光
作用を有するレジスト膜から形成したことにより、埋め
込み導体１７ａを形成するためのレジストパターン１８
ｂを転写する際に、スルーホール１６を形成するための
レジストパターン１８ａを転写する際に用いたフォトマ
スクをそのまま用いることが可能となる。
レジストパターン１８ｂと、スルーホール１６を形成す
るためのレジストパターン１８ａとを互いに反対の感光
作用を有するレジスト膜から形成したことにより、埋め
込み導体１７ａを形成するためのレジストパターン１８
ｂを転写する際に、スルーホール１６を形成するための
レジストパターン１８ａを転写する際に用いたフォトマ
スクをそのまま用いることが可能となる。
【００８４】(8).上記(7) により、フォトマスクの枚数
を増加させることなく、すなわち、大幅な製造工程の増
加を招くことなく、スルーホール１６内に埋め込み導体
１７ａを埋設することが可能となる。
を増加させることなく、すなわち、大幅な製造工程の増
加を招くことなく、スルーホール１６内に埋め込み導体
１７ａを埋設することが可能となる。
【００８５】(9).上記(7) により、スルーホール１６の
位置と、埋め込み導体１７ａの形成位置とを、比較的容
易に、しかも良好に合わせることが可能となる。
位置と、埋め込み導体１７ａの形成位置とを、比較的容
易に、しかも良好に合わせることが可能となる。
【００８６】
【実施例２】図１０は本発明の他の実施例である半導体
集積回路装置の要部断面図、図１１〜図１４は図１０の
半導体集積回路装置の製造工程中における半導体基板の
要部断面図である。
集積回路装置の要部断面図、図１１〜図１４は図１０の
半導体集積回路装置の製造工程中における半導体基板の
要部断面図である。
【００８７】本実施例２においては、図１０に示すよう
に、ＢＬＭパターン８の断面形状が、例えば凸状に形成
されている。
に、ＢＬＭパターン８の断面形状が、例えば凸状に形成
されている。
【００８８】以下、本実施例２においては、断面凸状の
ＢＬＭパターン８の形成方法の一例を図１１〜図１３に
よって説明する。
ＢＬＭパターン８の形成方法の一例を図１１〜図１３に
よって説明する。
【００８９】まず、図１１に示すように、前記実施例１
と同様に、レジストパターン１８ａをマスクとして表面
保護膜１５にスルーホール１６を穿孔する。
と同様に、レジストパターン１８ａをマスクとして表面
保護膜１５にスルーホール１６を穿孔する。
【００９０】続いて、レジストパターン１８ａを除去し
た後、図１２に示すように、半導体基板１２上に蒸着法
またはスパッタリング法等によって導体膜１７を堆積す
る。
た後、図１２に示すように、半導体基板１２上に蒸着法
またはスパッタリング法等によって導体膜１７を堆積す
る。
【００９１】この時、本実施例２においては、導体膜１
７を前記実施例１の場合よりも厚めに堆積する。
７を前記実施例１の場合よりも厚めに堆積する。
【００９２】その後、図１３に示すように、導体膜１７
上においてスルーホール１６の領域に、前記実施例１と
同様にしてレジストパターン１８ｂを形成し、これをマ
スクとして、例えばウエットエッチング法によってスル
ーホール１６内のみに埋め込み導体１７ａを形成する。
上においてスルーホール１６の領域に、前記実施例１と
同様にしてレジストパターン１８ｂを形成し、これをマ
スクとして、例えばウエットエッチング法によってスル
ーホール１６内のみに埋め込み導体１７ａを形成する。
【００９３】次いで、レジストパターン１８ｂを除去し
た後、図１４に示すように、前記実施例１と同様にし
て、ＢＬＭパターン８を形成する。以降は、前記実施例
１と同様である。
た後、図１４に示すように、前記実施例１と同様にし
て、ＢＬＭパターン８を形成する。以降は、前記実施例
１と同様である。
【００９４】このように本実施例２においては、前記実
施例１で得られた効果と同様の効果を得ることが可能と
なる。特に、ＢＬＭパターン８の断面形状を凸状とした
ことにより、ＢＬＭパターン８をＣＣＢバンプ６に押し
当てた時に、それらが接触する面積が小さくなるので、
それらの間に残されるフラックス１９の量をさらに低減
することができ、バンプ内ボイドの発生確率をさらに低
くすることが可能となる。
施例１で得られた効果と同様の効果を得ることが可能と
なる。特に、ＢＬＭパターン８の断面形状を凸状とした
ことにより、ＢＬＭパターン８をＣＣＢバンプ６に押し
当てた時に、それらが接触する面積が小さくなるので、
それらの間に残されるフラックス１９の量をさらに低減
することができ、バンプ内ボイドの発生確率をさらに低
くすることが可能となる。
【００９５】
【実施例３】図１５〜図１７は本発明の他の実施例であ
る半導体集積回路装置の製造工程中における半導体基板
の要部断面図である。
る半導体集積回路装置の製造工程中における半導体基板
の要部断面図である。
【００９６】本実施例３においては、前記実施例１，２
で説明したＢＬＭパターンの他の形成方法例を図１５〜
図１７によって説明する。
で説明したＢＬＭパターンの他の形成方法例を図１５〜
図１７によって説明する。
【００９７】まず、図１５に示すように、前記実施例
１，２と同様にして、表面保護膜１５にスルーホール１
６を穿孔する。
１，２と同様にして、表面保護膜１５にスルーホール１
６を穿孔する。
【００９８】続いて、スルーホール１６を形成するため
に用いたレジストパターン１８ａ（図３、図１１参照）
を除去した後、表面保護膜１５上にスルーホール１６が
露出されるレジストパターン（第３フォトレジストパタ
ーン）１８ｃを形成する。
に用いたレジストパターン１８ａ（図３、図１１参照）
を除去した後、表面保護膜１５上にスルーホール１６が
露出されるレジストパターン（第３フォトレジストパタ
ーン）１８ｃを形成する。
【００９９】なお、レジストパターン１８ｃは、例えば
レジストパターン１８ｃ1,１８ｃ2 が積層されて形成さ
れている。
レジストパターン１８ｃ1,１８ｃ2 が積層されて形成さ
れている。
【０１００】続いて、半導体基板１２上に、例えばＡｌ
またはＡｌ合金からなる導体膜１７を蒸着法等によって
堆積する。この工程は、スルーホール１６内に埋め込み
導体１７ａ（図１参照）を形成するための工程である。
またはＡｌ合金からなる導体膜１７を蒸着法等によって
堆積する。この工程は、スルーホール１６内に埋め込み
導体１７ａ（図１参照）を形成するための工程である。
【０１０１】その後、レジストパターン１８ｃを除去す
る。この時、同時に、レジストパターン１８ｃ上に堆積
された導体膜１７も除去する。これにより、スルーホー
ル１６内のみに導体膜１７ａを形成することが可能とな
る。
る。この時、同時に、レジストパターン１８ｃ上に堆積
された導体膜１７も除去する。これにより、スルーホー
ル１６内のみに導体膜１７ａを形成することが可能とな
る。
【０１０２】最後に、図１６に示すように、導体膜１７
ａの表面をスパッタエッチング法または加熱法等によっ
て滑らかにした後、前記実施例１，２と同様にして、例
えば図１７に示すような断面凸状のＢＬＭパターン８を
形成する。
ａの表面をスパッタエッチング法または加熱法等によっ
て滑らかにした後、前記実施例１，２と同様にして、例
えば図１７に示すような断面凸状のＢＬＭパターン８を
形成する。
【０１０３】このように本実施例３においては、前記実
施例１，２で得られた効果の他に、以下の効果を得るこ
とが可能となる。
施例１，２で得られた効果の他に、以下の効果を得るこ
とが可能となる。
【０１０４】すなわち、埋め込み導体１７ａを形成する
際に、導体膜１７をエッチング処理によって加工しない
ので、エッチング処理に起因する埋め込み導体１７ａの
高さのバラツキ等を抑制することが可能となる。
際に、導体膜１７をエッチング処理によって加工しない
ので、エッチング処理に起因する埋め込み導体１７ａの
高さのバラツキ等を抑制することが可能となる。
【０１０５】したがって、半導体基板１２上のＢＬＭパ
ターン８の高さをほぼ均一にすることが可能となるの
で、半導体チップ７をパッケージ基板２上に実装する
際、ＣＣＢバンプ６とＢＬＭパターン８との接合上の信
頼性を前記実施例１，２よりも向上させることが可能と
なる。
ターン８の高さをほぼ均一にすることが可能となるの
で、半導体チップ７をパッケージ基板２上に実装する
際、ＣＣＢバンプ６とＢＬＭパターン８との接合上の信
頼性を前記実施例１，２よりも向上させることが可能と
なる。
【０１０６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１０７】例えば前記実施例１〜３においては、埋め
込み導体をパターン形成する際にフォトリソグラフィ技
術を用いた場合について説明したが、これに限定される
ものではなく種々変更可能であり、例えば表面保護膜に
スルーホールを穿孔した後、スルーホール内に選択ＣＶ
Ｄ法によってタングステン等を埋設し、これを埋め込み
導体としても良い。
込み導体をパターン形成する際にフォトリソグラフィ技
術を用いた場合について説明したが、これに限定される
ものではなく種々変更可能であり、例えば表面保護膜に
スルーホールを穿孔した後、スルーホール内に選択ＣＶ
Ｄ法によってタングステン等を埋設し、これを埋め込み
導体としても良い。
【０１０８】また、表面保護膜にスルーホールを穿孔し
た後、スルーホール内にレーザＣＶＤ法によってモリブ
デン等を埋設し、これを埋め込み導体としても良い。
た後、スルーホール内にレーザＣＶＤ法によってモリブ
デン等を埋設し、これを埋め込み導体としても良い。
【０１０９】これらの場合、レジストを塗布する工程、
レジストをパターニングする工程およびレジストを除去
する工程等が不要となるので、半導体集積回路装置の製
造工程数を低減でき、その製造時間を短縮することが可
能となる。
レジストをパターニングする工程およびレジストを除去
する工程等が不要となるので、半導体集積回路装置の製
造工程数を低減でき、その製造時間を短縮することが可
能となる。
【０１１０】また、前記実施例１〜３においては、ＢＬ
ＭパターンをＡｕ／Ｃｕ／Ｃｒによって構成した場合に
ついて説明したが、これに限定されるものではなく種々
変更可能であり、例えばＡｕ／Ｎｉ／Ｔｉの積層膜また
はＡｕ／プラチナ（Ｐｔ）／Ｔｉの積層膜によって構成
しても良い。
ＭパターンをＡｕ／Ｃｕ／Ｃｒによって構成した場合に
ついて説明したが、これに限定されるものではなく種々
変更可能であり、例えばＡｕ／Ｎｉ／Ｔｉの積層膜また
はＡｕ／プラチナ（Ｐｔ）／Ｔｉの積層膜によって構成
しても良い。
【０１１１】また、前記実施例１〜３においては、半導
体基板上にＢｉＣ−ＭＯＳ回路を構成するための半導体
集積回路素子を形成した場合について説明したが、これ
に限定されるものではなく種々変更可能であり、例えば
バイポーラ回路やＣＭＯＳ回路を構成するための半導体
集積回路素子を形成しても良い。
体基板上にＢｉＣ−ＭＯＳ回路を構成するための半導体
集積回路素子を形成した場合について説明したが、これ
に限定されるものではなく種々変更可能であり、例えば
バイポーラ回路やＣＭＯＳ回路を構成するための半導体
集積回路素子を形成しても良い。
【０１１２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるチップ
キャリアに適用した場合について説明したが、これに限
定されず種々適用可能であり、半導体チップをＣＣＢバ
ンプを介してパッケージ基板上に実装する他の半導体集
積回路装置に適用することも可能である。
なされた発明をその背景となった利用分野であるチップ
キャリアに適用した場合について説明したが、これに限
定されず種々適用可能であり、半導体チップをＣＣＢバ
ンプを介してパッケージ基板上に実装する他の半導体集
積回路装置に適用することも可能である。
【０１１３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０１１４】すなわち、請求項１記載の発明によれば、
ＢＬＭパターンとＣＣＢバンプとの対向面間にフラック
スが残り難くなり、フラックスに起因するバンプ内ボイ
ドの発生を抑制することが可能となる。
ＢＬＭパターンとＣＣＢバンプとの対向面間にフラック
スが残り難くなり、フラックスに起因するバンプ内ボイ
ドの発生を抑制することが可能となる。
【０１１５】また、ＢＬＭパターンの断面形状を平坦状
または凸状としたことにより、ＢＬＭパターンの上面に
エッチング液等が残り難くなり、エッチング液に起因す
るＢＬＭパターンの剥離やバンプ内ボイドの発生を抑制
することが可能となる。
または凸状としたことにより、ＢＬＭパターンの上面に
エッチング液等が残り難くなり、エッチング液に起因す
るＢＬＭパターンの剥離やバンプ内ボイドの発生を抑制
することが可能となる。
【０１１６】したがって、バンプ内ボイドに起因するＣ
ＣＢバンプ内のエレクトロマイグレーション現象の発生
を抑制することが可能となり、半導体集積回路装置の信
頼性を向上させることが可能となる。
ＣＢバンプ内のエレクトロマイグレーション現象の発生
を抑制することが可能となり、半導体集積回路装置の信
頼性を向上させることが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図２】図１の半導体集積回路装置の全体断面図であ
る。
る。
【図３】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
る半導体基板の要部断面図である。
【図４】図３に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図５】図４に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図６】図５に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図７】図６に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図８】図７に続く図１の半導体集積回路装置の製造工
程中における半導体基板およびパッケージ基板の要部断
面図である。
程中における半導体基板およびパッケージ基板の要部断
面図である。
【図９】図８に続く図１の半導体集積回路装置の製造工
程中における半導体基板およびパッケージ基板の要部断
面図である。
程中における半導体基板およびパッケージ基板の要部断
面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図１１】図１０の半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。
おける半導体基板の要部断面図である。
【図１２】図１１に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１３】図１２に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１４】図１３に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１５】本発明の他の実施例である半導体集積回路装
置の製造工程中における半導体基板の要部断面図であ
る。
置の製造工程中における半導体基板の要部断面図であ
る。
【図１６】図１５に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。
中における半導体基板の要部断面図である。
【図１８】従来のチップキャリアの断面図である。
【図１９】従来のチップキャリアにおける半導体チップ
の実装工程を説明するための半導体基板およびパッケー
ジ基板の要部断面図である。
の実装工程を説明するための半導体基板およびパッケー
ジ基板の要部断面図である。
【図２０】図１９に続く従来のチップキャリアにおける
半導体チップの実装工程を説明するための半導体基板お
よびパッケージ基板の要部断面図である。
半導体チップの実装工程を説明するための半導体基板お
よびパッケージ基板の要部断面図である。
１ チップキャリア（半導体集積回路装置） ２ パッケージ基板 ３ａ 電極 ３ｂ 電極 ４ 内部配線 ５ ＣＣＢバンプ ６ ＣＣＢバンプ ７ 半導体チップ ８ ＢＬＭパターン（ＣＣＢバンプ用下地金属パター
ン） ９ キャップ １０ａ 封止用半田 １０ｂ 伝熱用半田 １１ 接合用金属層 １２ 半導体基板 １３ａ 層間絶縁膜 １３ｂ 層間絶縁膜 １４ 引出し電極（電極配線） １５ 表面保護膜（絶縁膜） １６ スルーホール（接続孔） １７ 導体膜（埋め込み用導体膜） １７ａ 埋め込み導体 １８ａ レジストパターン（第１フォトレジストパター
ン） １８ｂ レジストパターン（第２フォトレジストパター
ン） １８ｃ レジストパターン（第３フォトレジストパター
ン） １８ｃ1 レジストパターン（第３フォトレジストパタ
ーン） １８ｃ2 レジストパターン（第３フォトレジストパタ
ーン） １９ フラックス ２０ チップキャリア ２１ パッケージ基板 ２２ａ 電極 ２２ｂ 電極 ２３ ＣＣＢバンプ ２４ 半導体チップ ２５ ＢＬＭパターン ２６ キャップ ２７ 封止用半田 ２８ 伝熱用半田 ２９ フラックス ２９ａ フラックス
ン） ９ キャップ １０ａ 封止用半田 １０ｂ 伝熱用半田 １１ 接合用金属層 １２ 半導体基板 １３ａ 層間絶縁膜 １３ｂ 層間絶縁膜 １４ 引出し電極（電極配線） １５ 表面保護膜（絶縁膜） １６ スルーホール（接続孔） １７ 導体膜（埋め込み用導体膜） １７ａ 埋め込み導体 １８ａ レジストパターン（第１フォトレジストパター
ン） １８ｂ レジストパターン（第２フォトレジストパター
ン） １８ｃ レジストパターン（第３フォトレジストパター
ン） １８ｃ1 レジストパターン（第３フォトレジストパタ
ーン） １８ｃ2 レジストパターン（第３フォトレジストパタ
ーン） １９ フラックス ２０ チップキャリア ２１ パッケージ基板 ２２ａ 電極 ２２ｂ 電極 ２３ ＣＣＢバンプ ２４ 半導体チップ ２５ ＢＬＭパターン ２６ キャップ ２７ 封止用半田 ２８ 伝熱用半田 ２９ フラックス ２９ａ フラックス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 寛治 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 石田 尚 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 半導体基板の上層に形成されたＣＣＢバ
ンプ用下地金属パターンの断面形状を平坦状または凸状
としたことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載のＣＣＢバンプ用下地金属
パターンを形成する際に、前記半導体基板上に形成され
た電極配線を被覆する絶縁膜上に第１フォトレジストパ
ターンを形成する工程と、前記第１フォトレジストパタ
ーンをマスクとして前記絶縁膜に前記電極配線が露出さ
れる接続孔を形成する工程と、前記第１フォトレジスト
パターンを除去した後、前記接続孔内に導体を埋め込む
工程と、前記導体の埋め込み後の半導体基板上にＣＣＢ
バンプ用下地金属パターンを形成するための導体膜を堆
積する工程とを有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項３】 請求項２記載の接続孔内に導体を埋め込
む際に、前記第１フォトレジストパターンを除去した後
の半導体基板上に埋め込み用導体膜を堆積する工程と、
前記埋め込み用導体膜の上面において前記接続孔の領域
に第２フォトレジストパターンを形成する工程と、前記
第２フォトレジストパターンをマスクとして前記埋め込
み用導体膜をエッチング処理によりパターニングする工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項４】 請求項２記載の接続孔内に導体を埋め込
む際に、前記第１フォトレジストパターンを除去した後
の半導体基板上に前記接続孔が露出される第３フォトレ
ジストパターンを形成する工程と、前記第３フォトレジ
ストパターンが形成された半導体基板上に埋め込み用導
体膜を堆積する工程と、前記第３フォトレジストパター
ンを除去する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項５】 請求項２記載の接続孔内に選択ＣＶＤ法
またはレーザＣＶＤ法によって導体を埋め込むことを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231393A JPH0574773A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231393A JPH0574773A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574773A true JPH0574773A (ja) | 1993-03-26 |
Family
ID=16922905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231393A Pending JPH0574773A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008748A1 (en) * | 1995-08-22 | 1997-03-06 | Hitachi, Ltd. | Chip-size package, method of manufacturing same, and second level packaging |
-
1991
- 1991-09-11 JP JP3231393A patent/JPH0574773A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008748A1 (en) * | 1995-08-22 | 1997-03-06 | Hitachi, Ltd. | Chip-size package, method of manufacturing same, and second level packaging |
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