JPH05136271A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH05136271A JPH05136271A JP3300034A JP30003491A JPH05136271A JP H05136271 A JPH05136271 A JP H05136271A JP 3300034 A JP3300034 A JP 3300034A JP 30003491 A JP30003491 A JP 30003491A JP H05136271 A JPH05136271 A JP H05136271A
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Abstract
(57)【要約】
【目的】 半導体基板上に形成された欠陥救済用のヒュ
ーズをレーザビームで溶断する際に下地絶縁膜に与える
ダメージを低減する。 【構成】 中間部が表面保護膜６の表面から離間した状
態で架設されている導体層パターン（ヒューズ）１を有
する半導体集積回路装置である。この導体層パターン１
は、表面保護膜６の上部に二層の導体膜８ａ，８ｂを堆
積した後、上層の導体膜８ｂをドライエッチングして導
体層パターン１を形成し、次いで、下層の導体膜８ａを
ウエットエッチングし、この導体膜８ａを導体層パター
ン１の両端の下部にのみ残すことによって作成する。
ーズをレーザビームで溶断する際に下地絶縁膜に与える
ダメージを低減する。 【構成】 中間部が表面保護膜６の表面から離間した状
態で架設されている導体層パターン（ヒューズ）１を有
する半導体集積回路装置である。この導体層パターン１
は、表面保護膜６の上部に二層の導体膜８ａ，８ｂを堆
積した後、上層の導体膜８ｂをドライエッチングして導
体層パターン１を形成し、次いで、下層の導体膜８ａを
ウエットエッチングし、この導体膜８ａを導体層パター
ン１の両端の下部にのみ残すことによって作成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、例えば冗長回路を有する半導
体メモリのヒューズなどに適用して有効な技術に関す
る。
よびその製造技術に関し、例えば冗長回路を有する半導
体メモリのヒューズなどに適用して有効な技術に関す
る。
【０００２】
【従来の技術】ＤＲＡＭ、ＳＲＡＭなどの半導体メモリ
は、素子や配線の微細化に伴う製造歩留りの低下を抑制
するため、欠陥救済技術を導入している。
は、素子や配線の微細化に伴う製造歩留りの低下を抑制
するため、欠陥救済技術を導入している。
【０００３】半導体メモリの欠陥救済技術とは、メモリ
ＬＳＩを形成した半導体チップの余領域に予備の回路
（冗長回路という）を設けておき、正規のメモリ回路の
一部に欠陥があった場合は、この欠陥回路を冗長回路と
切替えることによって不良チップを救済する技術であ
る。
ＬＳＩを形成した半導体チップの余領域に予備の回路
（冗長回路という）を設けておき、正規のメモリ回路の
一部に欠陥があった場合は、この欠陥回路を冗長回路と
切替えることによって不良チップを救済する技術であ
る。
【０００４】欠陥回路と冗長回路との切替えは、通常、
多結晶シリコン、高融点金属、Ａｌ（アルミニウム）な
どで構成されたヒューズをレーザビームで溶断（開回路
形成）することによって行う。
多結晶シリコン、高融点金属、Ａｌ（アルミニウム）な
どで構成されたヒューズをレーザビームで溶断（開回路
形成）することによって行う。
【０００５】なお、上記した半導体メモリの欠陥救済技
術については、例えば特開昭６２−１１９９３８号公報
などに記載がある。
術については、例えば特開昭６２−１１９９３８号公報
などに記載がある。
【０００６】
【発明が解決しようとする課題】ところが、レーザビー
ムを用いてヒューズを溶断する従来の欠陥救済技術は、
溶断時の熱的ダメージによってヒューズ直下の絶縁膜に
クラックが発生し、このクラックを通じて下層の配線や
素子に汚染イオンが侵入するという問題のあることが指
摘されている。
ムを用いてヒューズを溶断する従来の欠陥救済技術は、
溶断時の熱的ダメージによってヒューズ直下の絶縁膜に
クラックが発生し、このクラックを通じて下層の配線や
素子に汚染イオンが侵入するという問題のあることが指
摘されている。
【０００７】そこで、本発明の目的は、レーザビームで
ヒューズを溶断する際に下地絶縁膜に与えるダメージを
低減することのできる技術を提供することにある。
ヒューズを溶断する際に下地絶縁膜に与えるダメージを
低減することのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】本願の一発明である半導体集積回路装置
は、半導体基板上の絶縁膜の表面に形成された導体層パ
ターンの両端部を除く中間部が前記絶縁膜の表面から離
間した構成になっている。
は、半導体基板上の絶縁膜の表面に形成された導体層パ
ターンの両端部を除く中間部が前記絶縁膜の表面から離
間した構成になっている。
【００１１】このような導体層パターンは、例えば半導
体基板上の絶縁膜の表面に少なくとも二層以上の導体膜
を堆積した後、上層の導体膜をドライエッチングして導
体層パターンを形成し、次いで、下層の導体膜をウエッ
トエッチングして前記下層の導体膜を前記導体層パター
ンの両端の下部にのみ残すことによって製造することが
できる。
体基板上の絶縁膜の表面に少なくとも二層以上の導体膜
を堆積した後、上層の導体膜をドライエッチングして導
体層パターンを形成し、次いで、下層の導体膜をウエッ
トエッチングして前記下層の導体膜を前記導体層パター
ンの両端の下部にのみ残すことによって製造することが
できる。
【００１２】
【作用】上記した手段によれば、半導体基板の表面にレ
ーザビームを照射して前記導体層パターンを溶断する
際、前記導体層パターンが下地絶縁膜の表面から離間し
ていることにより、前記導体層パターンの直下の絶縁膜
に与えるダメージを低減することができる。
ーザビームを照射して前記導体層パターンを溶断する
際、前記導体層パターンが下地絶縁膜の表面から離間し
ていることにより、前記導体層パターンの直下の絶縁膜
に与えるダメージを低減することができる。
【００１３】
【実施例】本発明の一実施例である半導体集積回路装置
を図１および図２を用いて説明する。図２は、導体層パ
ターン（ヒューズ）１を形成した半導体基板２の表面を
示す斜視図、図１は、図２のＩ−Ｉ線における半導体基
板２の断面図である。
を図１および図２を用いて説明する。図２は、導体層パ
ターン（ヒューズ）１を形成した半導体基板２の表面を
示す斜視図、図１は、図２のＩ−Ｉ線における半導体基
板２の断面図である。
【００１４】例えばシリコン単結晶からなる半導体基板
２の主面上には、酸化珪素からなる絶縁膜３が形成され
ている。この絶縁膜３の上部には、例えばＰＳＧ(Phosp
ho Silicate Glass)からなる層間絶縁膜４が形成されて
いる。
２の主面上には、酸化珪素からなる絶縁膜３が形成され
ている。この絶縁膜３の上部には、例えばＰＳＧ(Phosp
ho Silicate Glass)からなる層間絶縁膜４が形成されて
いる。
【００１５】上記層間絶縁膜４の上部には、図示しない
半導体素子間を接続するための配線５ａ，５ｂが形成さ
れている。これらの配線５ａ，５ｂは、例えばＡｌで構
成されている。半導体基板２の表面には、上記配線５
ａ，５ｂを被覆する表面保護膜６が形成されている。こ
の表面保護膜６は、例えばＰＳＧと酸化窒素との複合膜
で構成されている。
半導体素子間を接続するための配線５ａ，５ｂが形成さ
れている。これらの配線５ａ，５ｂは、例えばＡｌで構
成されている。半導体基板２の表面には、上記配線５
ａ，５ｂを被覆する表面保護膜６が形成されている。こ
の表面保護膜６は、例えばＰＳＧと酸化窒素との複合膜
で構成されている。
【００１６】上記表面保護膜６の上部には、導体層パタ
ーン１が形成されている。この導体層パターン１の一端
は、表面保護膜６に開孔された接続孔７ａを通じて前記
配線５ａと接続され、他端は、表面保護膜６に開孔され
た接続孔７ｂを通じて前記配線５ｂと接続されている。
ーン１が形成されている。この導体層パターン１の一端
は、表面保護膜６に開孔された接続孔７ａを通じて前記
配線５ａと接続され、他端は、表面保護膜６に開孔され
た接続孔７ｂを通じて前記配線５ｂと接続されている。
【００１７】上記導体層パターン１は、半導体基板２上
に形成された図示しないメモリ回路と欠陥救済用の冗長
回路とを切替えるためのヒューズであり、必要に応じて
この導体層パターン１をレーザビームで溶断することに
より、メモリ回路の一部と冗長回路とが切替えられるよ
うになっている。
に形成された図示しないメモリ回路と欠陥救済用の冗長
回路とを切替えるためのヒューズであり、必要に応じて
この導体層パターン１をレーザビームで溶断することに
より、メモリ回路の一部と冗長回路とが切替えられるよ
うになっている。
【００１８】上記導体層パターン１は、その両端部、す
なわち接続孔７ａ，７ｂの上部が二層の導体膜８ａ，８
ｂによって構成されているが、中間部は、一層の導体膜
８ｂのみによって構成されている。すなわち、この導体
層パターン１の特徴は、その両端部を除く中間部が表面
保護膜６の表面から離間した状態になっている点にあ
る。
なわち接続孔７ａ，７ｂの上部が二層の導体膜８ａ，８
ｂによって構成されているが、中間部は、一層の導体膜
８ｂのみによって構成されている。すなわち、この導体
層パターン１の特徴は、その両端部を除く中間部が表面
保護膜６の表面から離間した状態になっている点にあ
る。
【００１９】上記導体層パターン１を作成するには、ま
ず、接続孔７ａ，７ｂを開孔した表面保護膜６の上部に
導体膜８ａ，８ｂを順次堆積した後、図３および図４に
示すように、導体膜８ｂの上部に導体層パターン１と同
形のフォトマスク９を形成し、このフォトマスク９をエ
ッチングのマスクにして導体膜８ａの上部の導体膜８ｂ
のみをドライエッチングによりパターニングする。
ず、接続孔７ａ，７ｂを開孔した表面保護膜６の上部に
導体膜８ａ，８ｂを順次堆積した後、図３および図４に
示すように、導体膜８ｂの上部に導体層パターン１と同
形のフォトマスク９を形成し、このフォトマスク９をエ
ッチングのマスクにして導体膜８ａの上部の導体膜８ｂ
のみをドライエッチングによりパターニングする。
【００２０】次に、上記フォトマスク９を除去した後、
導体膜８ａをウエットエッチングする。導体層パターン
１は、その中間部の幅が両端部に比べて狭くなっている
ため、この中間部の導体膜８ａが消失した時点でエッチ
ングを停止し、接続孔７ａ，７ｂの上部にのみ導体膜８
ａを残すことにより、前記導体層パターン１が完成す
る。
導体膜８ａをウエットエッチングする。導体層パターン
１は、その中間部の幅が両端部に比べて狭くなっている
ため、この中間部の導体膜８ａが消失した時点でエッチ
ングを停止し、接続孔７ａ，７ｂの上部にのみ導体膜８
ａを残すことにより、前記導体層パターン１が完成す
る。
【００２１】上記導体膜８ａをウエットエッチングする
際は、その上部の導体膜８ｂがエッチングされないよう
にする必要があるので、導体膜８ａ，８ｂは、エッチン
グ速度の異なる二種の材料で構成する。
際は、その上部の導体膜８ｂがエッチングされないよう
にする必要があるので、導体膜８ａ，８ｂは、エッチン
グ速度の異なる二種の材料で構成する。
【００２２】このような導体膜８ａ，８ｂの組み合わせ
としては、例えば下層の導体膜８ａをＮｉで、また上層
の導体膜８ｂをＣｒでそれぞれ構成する。この場合、下
層の導体膜８ａ（Ｎｉ）を上層の導体膜８ｂ（Ｃｒ）よ
りも速やかにエッチングするエッチング液としては、例
えばヨウ化アンモニウム−ヨウ素混液を使用する。
としては、例えば下層の導体膜８ａをＮｉで、また上層
の導体膜８ｂをＣｒでそれぞれ構成する。この場合、下
層の導体膜８ａ（Ｎｉ）を上層の導体膜８ｂ（Ｃｒ）よ
りも速やかにエッチングするエッチング液としては、例
えばヨウ化アンモニウム−ヨウ素混液を使用する。
【００２３】図５は、本実施例の導体層パターン（ヒュ
ーズ）１の中間部をレーザビーム（Ｌ）で溶断した状態
を示している。このとき、溶断部の導体層パターン１が
表面保護膜６と離間している本実施例によれば、導体層
パターン１の直下の表面保護膜６の受けるダメージが低
減されるので、表面保護膜６にクラックが発生するのを
抑制することができる。
ーズ）１の中間部をレーザビーム（Ｌ）で溶断した状態
を示している。このとき、溶断部の導体層パターン１が
表面保護膜６と離間している本実施例によれば、導体層
パターン１の直下の表面保護膜６の受けるダメージが低
減されるので、表面保護膜６にクラックが発生するのを
抑制することができる。
【００２４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２５】前記実施例では、ＮｉとＣｒとからなる二
層の導体膜で導体層パターンを構成したが、この組み合
わせに限定されるものではなく、エッチング速度の異な
る二種またはそれ以上の材料で構成することができる。
層の導体膜で導体層パターンを構成したが、この組み合
わせに限定されるものではなく、エッチング速度の異な
る二種またはそれ以上の材料で構成することができる。
【００２６】また、例えばフリップチップ方式の半導体
集積回路装置やＴＡＢ（テープキャリヤ）方式の半導体
集積回路装置の場合は、半導体基板の表面のパッドの上
にバンプ（半田バンプまたはＡｕバンプ）を形成する
際、このバンプの下部にＢＬＭ(Ball Limitting Metali
zation) と称されるＣｒ／Ｃｕ／Ａｕなどの複合金属膜
からなる下地導体層を形成する。
集積回路装置やＴＡＢ（テープキャリヤ）方式の半導体
集積回路装置の場合は、半導体基板の表面のパッドの上
にバンプ（半田バンプまたはＡｕバンプ）を形成する
際、このバンプの下部にＢＬＭ(Ball Limitting Metali
zation) と称されるＣｒ／Ｃｕ／Ａｕなどの複合金属膜
からなる下地導体層を形成する。
【００２７】このような場合は、上記の下地導体層で導
体層パターンを構成することにより、導体層パターンを
形成するための特別の工程やフォトマスクを不要とする
ことができる。
体層パターンを構成することにより、導体層パターンを
形成するための特別の工程やフォトマスクを不要とする
ことができる。
【００２８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である半導
体メモリの冗長回路に適用した場合について説明した
が、これに限定されるものではない。
てなされた発明をその背景となった利用分野である半導
体メモリの冗長回路に適用した場合について説明した
が、これに限定されるものではない。
【００２９】本発明の導体層パターンは、例えばシリコ
ンで構成された半導体チップとＧａＡｓのような化合物
半導体で構成された半導体チップとを結線する配線など
に利用することもできる。
ンで構成された半導体チップとＧａＡｓのような化合物
半導体で構成された半導体チップとを結線する配線など
に利用することもできる。
【００３０】この場合、本発明の導体層パターンは、そ
の中間部がチップ表面の絶縁膜から離間していることか
ら、二種のチップの熱膨張係数差に起因する応力を受け
難いので、チップ表面の絶縁膜上に直接配線を形成する
場合に比べて配線が断線し難くなるという効果がある。
の中間部がチップ表面の絶縁膜から離間していることか
ら、二種のチップの熱膨張係数差に起因する応力を受け
難いので、チップ表面の絶縁膜上に直接配線を形成する
場合に比べて配線が断線し難くなるという効果がある。
【００３１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００３２】本発明によれば、レーザビームでヒューズ
を溶断する際、下地絶縁膜に与えるダメージを低減する
ことができるので、ヒューズ溶断時の熱的ダメージに起
因する下地絶縁膜のクラック発生を抑制することができ
る。
を溶断する際、下地絶縁膜に与えるダメージを低減する
ことができるので、ヒューズ溶断時の熱的ダメージに起
因する下地絶縁膜のクラック発生を抑制することができ
る。
【図１】本発明の一実施例である半導体集積回路装置を
示す図２のＩ−Ｉ線における断面図である。
示す図２のＩ−Ｉ線における断面図である。
【図２】この半導体集積回路装置を示す要部斜視図であ
る。
る。
【図３】この半導体集積回路装置の製造方法を示す図４
の III−III 線における断面図である。
の III−III 線における断面図である。
【図４】この半導体集積回路装置の製造方法を示す要部
斜視図である。
斜視図である。
【図５】導体層パターンの溶断状態を示す断面図であ
る。
る。
１ 導体層パターン（ヒューズ） ２ 半導体基板 ３ 絶縁膜 ４ 層間絶縁膜 ５ａ 配線 ５ｂ 配線 ６ 表面保護膜 ７ａ 接続孔 ７ｂ 接続孔 ８ａ 導体膜 ８ｂ 導体膜 ９ フォトマスク Ｌ レーザビーム
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ３７１ 8728−4Ｍ (72)発明者 高田 学 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 (72)発明者 宮本 博昭 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 乗富 豊茂 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (4)
- 【請求項１】 半導体基板上の絶縁膜の表面に導体層パ
ターンが形成され、前記導体層パターンの両端部を除く
中間部が前記絶縁膜の表面から離間した状態で架設され
ていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記導体層パターンは、半導体基板上に
形成された正規の回路と欠陥救済用の冗長回路とを切替
えるためのヒューズであることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】 前記導体層パターンは、半導体基板の表
面に形成されたバンプ電極とその下部の配線の間に介在
された下地導体層と同一の工程で形成された同一の材料
からなることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項４】 半導体基板上の絶縁膜の表面に少なくと
も二層以上の導体膜を堆積し、上層の導体膜をドライエ
ッチングして導体層パターンを形成した後、下層の導体
膜をウエットエッチングすることにより、前記下層の導
体膜を前記導体層パターンの両端の下部にのみ残すこと
を特徴とする請求項１記載の半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300034A JPH05136271A (ja) | 1991-11-15 | 1991-11-15 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300034A JPH05136271A (ja) | 1991-11-15 | 1991-11-15 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136271A true JPH05136271A (ja) | 1993-06-01 |
Family
ID=17879910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3300034A Pending JPH05136271A (ja) | 1991-11-15 | 1991-11-15 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136271A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005114A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체소자의 퓨즈 제조방법 |
| US6215173B1 (en) | 1998-11-11 | 2001-04-10 | Nec Corporation | Redundancy fuse block having a small occupied area |
| US6380838B1 (en) * | 1999-06-07 | 2002-04-30 | Nec Corporation | Semiconductor device with repair fuses and laser trimming method used therefor |
-
1991
- 1991-11-15 JP JP3300034A patent/JPH05136271A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215173B1 (en) | 1998-11-11 | 2001-04-10 | Nec Corporation | Redundancy fuse block having a small occupied area |
| US6380838B1 (en) * | 1999-06-07 | 2002-04-30 | Nec Corporation | Semiconductor device with repair fuses and laser trimming method used therefor |
| KR20010005114A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체소자의 퓨즈 제조방법 |
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