JP2000150655A - ヒュ―ズ構造体およびその製造方法 - Google Patents
ヒュ―ズ構造体およびその製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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Abstract
(57)【要約】
【課題】 レーザにより切断されるヒューズの処理ウィ
ンドを増加させる方法を提供すること。処理ウィンドが
向上したヒューズ構造体を既存の半導体製造工程に組み
込む方法を提供すること。 【解決手段】 半導体メモリ用ヒューズを、多結晶シリ
コンヒューズ層およびこの多結晶シリコンヒューズ層上
に設けられたゲートキャップ層を含むゲート構造体を基
板上に形成し、層間誘電体層を前記ゲート構造体上に形
成し、誘電体層を前記層間誘電体層上に堆積し、接続孔
を前記誘電体層および前記層間誘電体層を通して選択エ
ッチングし、１つ以上の接続孔がゲート構造体上に形成
されてゲートキャップ層まで届くようにするステップを
含み、前記誘電体層および前記層間誘電体層は両方と
も、ゲートキャップ層よりも選択的にエッチングするこ
とが可能な物質を含む、ように製造する。
ンドを増加させる方法を提供すること。処理ウィンドが
向上したヒューズ構造体を既存の半導体製造工程に組み
込む方法を提供すること。 【解決手段】 半導体メモリ用ヒューズを、多結晶シリ
コンヒューズ層およびこの多結晶シリコンヒューズ層上
に設けられたゲートキャップ層を含むゲート構造体を基
板上に形成し、層間誘電体層を前記ゲート構造体上に形
成し、誘電体層を前記層間誘電体層上に堆積し、接続孔
を前記誘電体層および前記層間誘電体層を通して選択エ
ッチングし、１つ以上の接続孔がゲート構造体上に形成
されてゲートキャップ層まで届くようにするステップを
含み、前記誘電体層および前記層間誘電体層は両方と
も、ゲートキャップ層よりも選択的にエッチングするこ
とが可能な物質を含む、ように製造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体製造に関し、
さらに詳細には、ヒューズ切断処理ウィンドを向上させ
るヒューズ構造体に関する。
さらに詳細には、ヒューズ切断処理ウィンドを向上させ
るヒューズ構造体に関する。
【０００２】
【従来の技術】超大規模集積回路（ＶＬＳＩ）半導体素
子のメモリ容量は増量し続けている。これは一つには、
個々のエレメントのサイズが縮小し続けていることによ
り可能になっている。構成要素の密度が増大すると共
に、不良構成要素の比率も増大する。何らかの不良エレ
メントを含むチップは不良であるとみなされ、このため
製造歩留りが減少する。この問題を解決するために、予
備回路すなわち冗長回路をチップ内に作り込み、不良エ
レメントを置換するための予備エレメントとして使用す
る。検査中に不良エレメントを検出すると、素子の歩留
りを向上させるために冗長回路を不良回路の代わりに使
用する。半導体素子内に形成されているヒューズを切断
することにより不良エレメントまたは回路を不能にし、
冗長エレメントまたは回路を使用可能にする。
子のメモリ容量は増量し続けている。これは一つには、
個々のエレメントのサイズが縮小し続けていることによ
り可能になっている。構成要素の密度が増大すると共
に、不良構成要素の比率も増大する。何らかの不良エレ
メントを含むチップは不良であるとみなされ、このため
製造歩留りが減少する。この問題を解決するために、予
備回路すなわち冗長回路をチップ内に作り込み、不良エ
レメントを置換するための予備エレメントとして使用す
る。検査中に不良エレメントを検出すると、素子の歩留
りを向上させるために冗長回路を不良回路の代わりに使
用する。半導体素子内に形成されているヒューズを切断
することにより不良エレメントまたは回路を不能にし、
冗長エレメントまたは回路を使用可能にする。
【０００３】２点間の接続を溶融または破壊するのに十
分な量のエネルギーがあると、ヒューズは切断される。
エネルギーはたいてい、レーザによりヒューズのある特
定の点に照射される。メモリ冗長性において使用され
る、レーザにより破壊可能なヒューズを作製するため
に、慣用的には多結晶シリコン製あるいはモリブデンシ
リサイド製等のフィラメントヒューズが酸化物層上に配
線層の一部として形成される。ヒューズが形成され、さ
らに層間絶縁層および保護層が形成される。
分な量のエネルギーがあると、ヒューズは切断される。
エネルギーはたいてい、レーザによりヒューズのある特
定の点に照射される。メモリ冗長性において使用され
る、レーザにより破壊可能なヒューズを作製するため
に、慣用的には多結晶シリコン製あるいはモリブデンシ
リサイド製等のフィラメントヒューズが酸化物層上に配
線層の一部として形成される。ヒューズが形成され、さ
らに層間絶縁層および保護層が形成される。
【０００４】図１に、多結晶シリコンヒューズ構造体の
断面図を示す。ヒューズ構造体１０は基板１２、例えば
単結晶シリコン基板を有する。熱酸化物層１４が基板１
２上に形成される。ゲート構造体１６は、ヒューズとし
て使用される多結晶シリコン層１８を有する。多結晶シ
リコン層１８は、タングステンシリサイド層２０により
被覆される。多結晶シリコン層１８およびタングステン
シリサイド層２０は、ゲート構造体１６上のゲートキャ
ップ２２およびゲート構造体１６側面上のスペーサ２４
を使用することにより、電気的に絶縁されている。ゲー
トキャップ２２およびスペーサ２４は、窒化シリコンに
より形成されることが好ましい。追加的な窒化シリコン
層２６が、ゲート構造体１６上に堆積されるのが好まし
い。次に層間誘電体層２８がゲート構造体１６上に堆積
される。層間誘電体層２８はＢＰＳＧ（ borophosphosi
licate glass ）を含んでもよく、この層間誘電体層２
８を研磨してから誘電体層３０を堆積し、この誘電体層
３０には例えば酸化物が含まれる。誘電体層３０は後で
金属線を堆積するためにパターン形成され、ヒューズ上
には薄くなった誘電体層３１が残る。
断面図を示す。ヒューズ構造体１０は基板１２、例えば
単結晶シリコン基板を有する。熱酸化物層１４が基板１
２上に形成される。ゲート構造体１６は、ヒューズとし
て使用される多結晶シリコン層１８を有する。多結晶シ
リコン層１８は、タングステンシリサイド層２０により
被覆される。多結晶シリコン層１８およびタングステン
シリサイド層２０は、ゲート構造体１６上のゲートキャ
ップ２２およびゲート構造体１６側面上のスペーサ２４
を使用することにより、電気的に絶縁されている。ゲー
トキャップ２２およびスペーサ２４は、窒化シリコンに
より形成されることが好ましい。追加的な窒化シリコン
層２６が、ゲート構造体１６上に堆積されるのが好まし
い。次に層間誘電体層２８がゲート構造体１６上に堆積
される。層間誘電体層２８はＢＰＳＧ（ borophosphosi
licate glass ）を含んでもよく、この層間誘電体層２
８を研磨してから誘電体層３０を堆積し、この誘電体層
３０には例えば酸化物が含まれる。誘電体層３０は後で
金属線を堆積するためにパターン形成され、ヒューズ上
には薄くなった誘電体層３１が残る。
【０００５】検査中、ヒューズを破壊すべき場合はレー
ザのようなエネルギー源がヒューズに適用される。処理
ウィンドは許容可能なエネルギーの範囲であり、それ以
下ではヒューズを切断できず、それ以上では構造体が付
帯的な損傷を受ける。ヒューズを切断しようとして熱を
過多に発生した場合、前記処理ウィンドを超過する。レ
ーザビームをヒューズに適用する間、ヒューズが破壊さ
れるまで温度は上昇する。しかし、ゲートキャップ２
２、層間誘電体層２８および誘電体層３０を含む誘電体
がヒューズ上にあって断熱材として機能しているので、
周辺構造体に損傷を与え得るほどに温度が上昇すること
がある。このため付加的な故障が生じ、チップの歩留り
が減少する。
ザのようなエネルギー源がヒューズに適用される。処理
ウィンドは許容可能なエネルギーの範囲であり、それ以
下ではヒューズを切断できず、それ以上では構造体が付
帯的な損傷を受ける。ヒューズを切断しようとして熱を
過多に発生した場合、前記処理ウィンドを超過する。レ
ーザビームをヒューズに適用する間、ヒューズが破壊さ
れるまで温度は上昇する。しかし、ゲートキャップ２
２、層間誘電体層２８および誘電体層３０を含む誘電体
がヒューズ上にあって断熱材として機能しているので、
周辺構造体に損傷を与え得るほどに温度が上昇すること
がある。このため付加的な故障が生じ、チップの歩留り
が減少する。
【０００６】
【発明が解決しようとする課題】本発明の課題は、レー
ザにより切断されるヒューズの処理ウィンドを増加させ
る方法を提供することである。さらに本発明の課題は、
処理ウィンドが向上したヒューズ構造体を既存の半導体
製造工程に組み込む方法を提供することである。
ザにより切断されるヒューズの処理ウィンドを増加させ
る方法を提供することである。さらに本発明の課題は、
処理ウィンドが向上したヒューズ構造体を既存の半導体
製造工程に組み込む方法を提供することである。
【０００７】
【課題を解決するための手段】前記課題は、半導体メモ
リ用ヒューズの製造方法において、多結晶シリコンヒュ
ーズ層およびこの多結晶シリコンヒューズ層上に設けら
れたゲートキャップ層を含むゲート構造体を基板上に形
成し、層間誘電体層を前記ゲート構造体上に形成し、誘
電体層を前記層間誘電体層上に堆積し、接続孔を前記誘
電体層および前記層間誘電体層を通して選択エッチング
し、１つ以上の接続孔がゲート構造体上に形成されてゲ
ートキャップ層まで届くようにするステップを含み、前
記誘電体層および前記層間誘電体層は両方とも、ゲート
キャップ層よりも選択的にエッチングすることが可能な
物質を含む、ようにして解決される。
リ用ヒューズの製造方法において、多結晶シリコンヒュ
ーズ層およびこの多結晶シリコンヒューズ層上に設けら
れたゲートキャップ層を含むゲート構造体を基板上に形
成し、層間誘電体層を前記ゲート構造体上に形成し、誘
電体層を前記層間誘電体層上に堆積し、接続孔を前記誘
電体層および前記層間誘電体層を通して選択エッチング
し、１つ以上の接続孔がゲート構造体上に形成されてゲ
ートキャップ層まで届くようにするステップを含み、前
記誘電体層および前記層間誘電体層は両方とも、ゲート
キャップ層よりも選択的にエッチングすることが可能な
物質を含む、ようにして解決される。
【０００８】また前記課題は、半導体メモリ用ヒューズ
の製造方法において、多結晶シリコンヒューズおよびこ
の多結晶シリコンヒューズ上に設けられたゲートキャッ
プ層を含むゲート構造体を基板上に形成し、誘電体層を
前記ゲート構造体上に堆積し、接続孔を前記誘電体層に
選択エッチングして、１つ以上の接続孔がゲート構造体
上に形成されてゲートキャップ層まで届くようにし、導
電体を接続孔に堆積して接続を形成し、前記導電体を１
つ以上の接続孔から除くステップを含み、前記誘電体層
は、前記ゲートキャップ層よりも選択的にエッチングす
ることが可能な物質を含む、ようにして解決される。
の製造方法において、多結晶シリコンヒューズおよびこ
の多結晶シリコンヒューズ上に設けられたゲートキャッ
プ層を含むゲート構造体を基板上に形成し、誘電体層を
前記ゲート構造体上に堆積し、接続孔を前記誘電体層に
選択エッチングして、１つ以上の接続孔がゲート構造体
上に形成されてゲートキャップ層まで届くようにし、導
電体を接続孔に堆積して接続を形成し、前記導電体を１
つ以上の接続孔から除くステップを含み、前記誘電体層
は、前記ゲートキャップ層よりも選択的にエッチングす
ることが可能な物質を含む、ようにして解決される。
【０００９】また前記課題は、半導体メモリのためのヒ
ューズ構造体において、多結晶シリコンヒューズおよび
該多結晶シリコンヒューズ上に設けられたゲートキャッ
プ層を含むゲート構造体と、前記ゲート構造体上に堆積
した層間誘電体層と、前記層間誘電体層上に堆積した誘
電体層と、前記多結晶シリコンヒューズ上の前記ゲート
キャップ層の一部を除くための１つ以上の開口部が形成
された、前記誘電体層、前記層間誘電体層および前記ゲ
ートキャップとを有する、ようにして解決される。
ューズ構造体において、多結晶シリコンヒューズおよび
該多結晶シリコンヒューズ上に設けられたゲートキャッ
プ層を含むゲート構造体と、前記ゲート構造体上に堆積
した層間誘電体層と、前記層間誘電体層上に堆積した誘
電体層と、前記多結晶シリコンヒューズ上の前記ゲート
キャップ層の一部を除くための１つ以上の開口部が形成
された、前記誘電体層、前記層間誘電体層および前記ゲ
ートキャップとを有する、ようにして解決される。
【００１０】
【発明の実施の形態】本発明による半導体メモリ用ヒュ
ーズの製造方法は、多結晶シリコンヒューズ層および該
多結晶シリコンヒューズ層上に設けられたゲートキャッ
プ層を含むゲート構造体を基板上に形成し、層間誘電体
層を前記ゲート構造体上に形成し、誘電体層を前記層間
誘電体層上に堆積し、接続孔を前記誘電体層および前記
層間誘電体層を通して選択エッチングし、１つ以上の接
続孔がゲート構造体上に形成されてゲートキャップ層ま
で届くようにするステップを有する。
ーズの製造方法は、多結晶シリコンヒューズ層および該
多結晶シリコンヒューズ層上に設けられたゲートキャッ
プ層を含むゲート構造体を基板上に形成し、層間誘電体
層を前記ゲート構造体上に形成し、誘電体層を前記層間
誘電体層上に堆積し、接続孔を前記誘電体層および前記
層間誘電体層を通して選択エッチングし、１つ以上の接
続孔がゲート構造体上に形成されてゲートキャップ層ま
で届くようにするステップを有する。
【００１１】ただし、前記誘電体層および前記層間誘電
体層は両方とも、ゲートキャップ層よりも選択的にエッ
チングすることが可能な物質を含む。
体層は両方とも、ゲートキャップ層よりも選択的にエッ
チングすることが可能な物質を含む。
【００１２】半導体メモリ用ヒューズを製造する別の方
法は、多結晶シリコンヒューズ層および該多結晶シリコ
ンヒューズ層上に設けられたゲートキャップ層を含むゲ
ート構造体を基板上に形成し、誘電体層を前記ゲート構
造体上に堆積し、接続孔を前記誘電体層に選択エッチン
グして、１つ以上の接続孔がゲート構造体上に形成され
てゲートキャップ層まで届くようにし、導電体を接続孔
に堆積して接続を形成し、前記導電体を１つ以上の接続
孔から除くステップを有する。
法は、多結晶シリコンヒューズ層および該多結晶シリコ
ンヒューズ層上に設けられたゲートキャップ層を含むゲ
ート構造体を基板上に形成し、誘電体層を前記ゲート構
造体上に堆積し、接続孔を前記誘電体層に選択エッチン
グして、１つ以上の接続孔がゲート構造体上に形成され
てゲートキャップ層まで届くようにし、導電体を接続孔
に堆積して接続を形成し、前記導電体を１つ以上の接続
孔から除くステップを有する。
【００１３】ただし前記誘電体層は、前記ゲートキャッ
プ層よりも選択的にエッチングすることが可能な物質を
含む。
プ層よりも選択的にエッチングすることが可能な物質を
含む。
【００１４】別の方法においては、ゲートキャップは窒
化物を含むことが好ましい。
化物を含むことが好ましい。
【００１５】前記層間誘電体層および前記誘電体層を有
利には窒化物よりも選択的にエッチングすることが可能
であり、選択エッチングのステップは前記誘電体層およ
び前記層間誘電体層を窒化物よりも選択的にエッチング
するステップをさらに含んでよい。
利には窒化物よりも選択的にエッチングすることが可能
であり、選択エッチングのステップは前記誘電体層およ
び前記層間誘電体層を窒化物よりも選択的にエッチング
するステップをさらに含んでよい。
【００１６】前記層間誘電体層はＢＰＳＧを含んでよ
い。
い。
【００１７】前記誘電体層は酸化物を含んでよい。
【００１８】接続孔を選択エッチングするステップは、
前記ゲートキャップ層の厚みを２０ｎｍ以上まで減らす
ステップを含んでよい。
前記ゲートキャップ層の厚みを２０ｎｍ以上まで減らす
ステップを含んでよい。
【００１９】前記多結晶シリコンヒューズ層と前記ゲー
トキャップ層との間にシリサイドを堆積するステップを
さらに含めてもよい。
トキャップ層との間にシリサイドを堆積するステップを
さらに含めてもよい。
【００２０】前記導電体を前記接続孔に堆積して前記接
続を形成するステップは、タングステンを前記接続孔に
堆積するステップを含む。
続を形成するステップは、タングステンを前記接続孔に
堆積するステップを含む。
【００２１】半導体メモリのためのヒューズ構造体は、
多結晶シリコンヒューズおよび該多結晶シリコンヒュー
ズ上に設けられたゲートキャップ層を含むゲート構造体
を含む。
多結晶シリコンヒューズおよび該多結晶シリコンヒュー
ズ上に設けられたゲートキャップ層を含むゲート構造体
を含む。
【００２２】前記ゲート構造体上に層間誘電体層が堆積
し、前記層間誘電体層上に誘電体層が堆積している。
し、前記層間誘電体層上に誘電体層が堆積している。
【００２３】前記誘電体層、前記層間誘電体層および前
記ゲートキャップには１つ以上の開口部が形成され、前
記多結晶シリコンヒューズ上の前記ゲートキャップ層の
一部が除かれる。
記ゲートキャップには１つ以上の開口部が形成され、前
記多結晶シリコンヒューズ上の前記ゲートキャップ層の
一部が除かれる。
【００２４】択一的な実施例においては、前記多結晶シ
リコンヒューズは、レーザにより切断することが可能な
ヒューズを含むことが好ましい。
リコンヒューズは、レーザにより切断することが可能な
ヒューズを含むことが好ましい。
【００２５】約２０ｎｍ以上の厚みを有する誘電体が前
記多結晶シリコンヒューズ上に残るように、１つ以上の
開口部を前記ゲートキャップ層まで延ばしてよい。
記多結晶シリコンヒューズ上に残るように、１つ以上の
開口部を前記ゲートキャップ層まで延ばしてよい。
【００２６】前記ゲートキャップ層は窒化物を、前記誘
電体層は酸化物を、前記層間誘電体層はＢＰＳＧをそれ
ぞれ含んでよい。
電体層は酸化物を、前記層間誘電体層はＢＰＳＧをそれ
ぞれ含んでよい。
【００２７】前記１つ以上の開口部は前記ヒューズの長
さにわたってよい。
さにわたってよい。
【００２８】ヒューズ構造体は、前記多結晶シリコンヒ
ューズ上に堆積したシリサイド層をさらに含んでよい。
ューズ上に堆積したシリサイド層をさらに含んでよい。
【００２９】
【実施例】本発明は半導体製造に関し、さらに詳細に
は、向上したヒューズ切断処理ウィンドを提供するヒュ
ーズ構造体に関する。本発明が提供する方法および、よ
り少ない量の誘電体で被覆されたヒューズは、付帯的な
損傷を防止することにより処理ウィンドを増加させる。
本発明は、窒化物に対して選択的なエッチング処理を組
み込んでおり、孔または線を拡散層への接続と共にエッ
チングして前記ヒューズ上の誘電体層を「薄く」する。
このためより少ない熱でも誘電体を通ることができ、よ
り速いヒューズの切断が可能になり、付帯的な損傷のリ
スクが小さくなる。
は、向上したヒューズ切断処理ウィンドを提供するヒュ
ーズ構造体に関する。本発明が提供する方法および、よ
り少ない量の誘電体で被覆されたヒューズは、付帯的な
損傷を防止することにより処理ウィンドを増加させる。
本発明は、窒化物に対して選択的なエッチング処理を組
み込んでおり、孔または線を拡散層への接続と共にエッ
チングして前記ヒューズ上の誘電体層を「薄く」する。
このためより少ない熱でも誘電体を通ることができ、よ
り速いヒューズの切断が可能になり、付帯的な損傷のリ
スクが小さくなる。
【００３０】次に図を参照して詳細を具体的に述べる。
図全体を通して、類似または同一のエレメントにはそれ
ぞれ相応の参照番号を付してある。まず図２を参照する
と、本発明による多結晶シリコンヒューズ構造体１００
の断面図が示されている。ヒューズ構造体１００は基板
１０２、例えば単結晶シリコン基板を有する。熱酸化物
層１０４は、基板１０２上に形成されている。ゲート構
造体１０６は、ヒューズに使用する多結晶シリコン層１
０８を有する。多結晶シリコン層１０８はシリサイド層
１２０、例えばタングステンシリサイドで被覆されてい
る。多結晶シリコン層１０８およびシリサイド層１２０
はゲート構造体１０６の上にはゲートキャップ１２２
を、ゲート構造体１０６の側面上にはスペーサ１２４を
有し、これによりヒューズに使用する多結晶シリコンお
よびシリサイド物質を絶縁する。ゲートキャップ１２２
およびスペーサ１２４は窒化シリコンから形成するのが
好ましい。付加的な窒化シリコン層１２６は、ゲート構
造体１０６上に堆積する。層間誘電体層１２８は、ゲー
ト構造体１０６上に堆積する。層間誘電体層１２８は、
窒化物以外の誘電体を含むことが好ましい。これは本発
明により選択エッチングが行われる、後のステップで明
らかになる。層間誘電体層１２８は窒化物に対して選択
的にエッチングされるＢＰＳＧ、ＰＳＧ（ phosphosili
cate glass ）、またはこれに等価な物質を含んでよ
い。層間誘電体層１２８はさらなる処理に先だって研磨
される。
図全体を通して、類似または同一のエレメントにはそれ
ぞれ相応の参照番号を付してある。まず図２を参照する
と、本発明による多結晶シリコンヒューズ構造体１００
の断面図が示されている。ヒューズ構造体１００は基板
１０２、例えば単結晶シリコン基板を有する。熱酸化物
層１０４は、基板１０２上に形成されている。ゲート構
造体１０６は、ヒューズに使用する多結晶シリコン層１
０８を有する。多結晶シリコン層１０８はシリサイド層
１２０、例えばタングステンシリサイドで被覆されてい
る。多結晶シリコン層１０８およびシリサイド層１２０
はゲート構造体１０６の上にはゲートキャップ１２２
を、ゲート構造体１０６の側面上にはスペーサ１２４を
有し、これによりヒューズに使用する多結晶シリコンお
よびシリサイド物質を絶縁する。ゲートキャップ１２２
およびスペーサ１２４は窒化シリコンから形成するのが
好ましい。付加的な窒化シリコン層１２６は、ゲート構
造体１０６上に堆積する。層間誘電体層１２８は、ゲー
ト構造体１０６上に堆積する。層間誘電体層１２８は、
窒化物以外の誘電体を含むことが好ましい。これは本発
明により選択エッチングが行われる、後のステップで明
らかになる。層間誘電体層１２８は窒化物に対して選択
的にエッチングされるＢＰＳＧ、ＰＳＧ（ phosphosili
cate glass ）、またはこれに等価な物質を含んでよ
い。層間誘電体層１２８はさらなる処理に先だって研磨
される。
【００３１】図３を参照すると、誘電体層１３０が研磨
された層間誘電体層１２８上に堆積している。誘電体層
１３０は、酸化シリコンのような酸化物を含むことが好
ましい。誘電体層１３０は、半導体メモリ製造工程にお
けるＭ０レベルであってよい。誘電体層１３０にはパタ
ーニングおよびエッチングを施し、金属線のためのトレ
ンチを形成する。トレンチ１３４はゲート構造体１１６
の上方に形成される。
された層間誘電体層１２８上に堆積している。誘電体層
１３０は、酸化シリコンのような酸化物を含むことが好
ましい。誘電体層１３０は、半導体メモリ製造工程にお
けるＭ０レベルであってよい。誘電体層１３０にはパタ
ーニングおよびエッチングを施し、金属線のためのトレ
ンチを形成する。トレンチ１３４はゲート構造体１１６
の上方に形成される。
【００３２】図４を参照すると、付加的なエッチング処
理が実行されて、残った誘電体層１３０および層間誘電
体層１２８を貫通する孔１３２が形成されている。誘電
体層１３０は、半導体素子の拡散領域への接続孔のため
にパターニングされる。本発明によると、誘電体層１３
０および層間誘電体層１２８はパターニングされて、ゲ
ート構造体１１６上に孔１３２を形成する。孔１３２は
その他の半導体素子の接続孔（図示せず）と共に、同じ
手法を以て形成する。孔１３２は、層間誘電体層１２８
を窒化物に対して選択的にエッチングして形成する。ゲ
ートキャップ１２２は有利には窒化物なので、孔１３２
は誘電体層１３０および層間誘電体層１２８を貫通する
が、比較的薄い厚みのゲートキャップ１２２だけがエッ
チングにより除かれる。エッチングにより除かれるゲー
トキャップが多いほど、処理ウィンドは向上する。有利
な実施例においては、厚み１３１が２０ｎｍ以上である
窒化物が孔１３２とシリサイド層１２０との間に残る。
理が実行されて、残った誘電体層１３０および層間誘電
体層１２８を貫通する孔１３２が形成されている。誘電
体層１３０は、半導体素子の拡散領域への接続孔のため
にパターニングされる。本発明によると、誘電体層１３
０および層間誘電体層１２８はパターニングされて、ゲ
ート構造体１１６上に孔１３２を形成する。孔１３２は
その他の半導体素子の接続孔（図示せず）と共に、同じ
手法を以て形成する。孔１３２は、層間誘電体層１２８
を窒化物に対して選択的にエッチングして形成する。ゲ
ートキャップ１２２は有利には窒化物なので、孔１３２
は誘電体層１３０および層間誘電体層１２８を貫通する
が、比較的薄い厚みのゲートキャップ１２２だけがエッ
チングにより除かれる。エッチングにより除かれるゲー
トキャップが多いほど、処理ウィンドは向上する。有利
な実施例においては、厚み１３１が２０ｎｍ以上である
窒化物が孔１３２とシリサイド層１２０との間に残る。
【００３３】図５では、導電体１３６が孔１３２に堆積
している。導電体１３６は、この半導体素子の他の部分
の上に適切にパターニングされた孔にも接続を形成す
る。導電体１３６はタングステン（Ｗ）、モリブデン
（Ｍｏ）あるいはそれと等価な物質であることが好まし
い。択一的実施例においては、孔１３２および１３４を
当分野で公知の処理によりただマスキングして、堆積す
る間に導電体１３６が侵入するのを防止する。次に前記
マスキング用物質を除いて、孔１３２および１３４を再
度形成し、図６に示す形状を得る。孔１３２、１３４を
マスキングしない場合は、導電体１３６は以下で説明す
るようにして除く。
している。導電体１３６は、この半導体素子の他の部分
の上に適切にパターニングされた孔にも接続を形成す
る。導電体１３６はタングステン（Ｗ）、モリブデン
（Ｍｏ）あるいはそれと等価な物質であることが好まし
い。択一的実施例においては、孔１３２および１３４を
当分野で公知の処理によりただマスキングして、堆積す
る間に導電体１３６が侵入するのを防止する。次に前記
マスキング用物質を除いて、孔１３２および１３４を再
度形成し、図６に示す形状を得る。孔１３２、１３４を
マスキングしない場合は、導電体１３６は以下で説明す
るようにして除く。
【００３４】図６を参照すると、導電体１３６は孔１３
２および１３４から除かれている。この手法では、ゲー
ト構造体１１６は薄い誘電体層を有する。この誘電体層
はゲートキャップ１２２だけを含み、そのためこの手法
が提供するヒューズ上の誘電体はより少量である。ヒュ
ーズ上の誘電体の量を減らすことにより、例えばレーザ
のエネルギーを適用する時間が短縮されるため、ヒュー
ズ周辺に与えるエネルギーの量を減らすことが出来る。
２および１３４から除かれている。この手法では、ゲー
ト構造体１１６は薄い誘電体層を有する。この誘電体層
はゲートキャップ１２２だけを含み、そのためこの手法
が提供するヒューズ上の誘電体はより少量である。ヒュ
ーズ上の誘電体の量を減らすことにより、例えばレーザ
のエネルギーを適用する時間が短縮されるため、ヒュー
ズ周辺に与えるエネルギーの量を減らすことが出来る。
【００３５】検査中にヒューズを破壊すべき場合は、レ
ーザのようなエネルギー源をヒューズに適用する。ヒュ
ーズを切断しようとして熱を過多に発生させると、処理
ウィンドを超過する。ヒューズ上の誘電体を薄くするこ
とにより、熱される物質がより少なくなる。すなわち熱
される部分が少なくなる。さらに、レーザビームをヒュ
ーズに適用する間、ヒューズが壊れるまで温度は上昇す
る。ゲートキャップ１２２を含む誘電体だけがヒューズ
上に残っているので、レーザの熱はゲートキャップだけ
を通ればよく、そのため付帯的な損傷のリスクが小さく
なる。従って、本発明によると処理ウィンドは向上して
いる。
ーザのようなエネルギー源をヒューズに適用する。ヒュ
ーズを切断しようとして熱を過多に発生させると、処理
ウィンドを超過する。ヒューズ上の誘電体を薄くするこ
とにより、熱される物質がより少なくなる。すなわち熱
される部分が少なくなる。さらに、レーザビームをヒュ
ーズに適用する間、ヒューズが壊れるまで温度は上昇す
る。ゲートキャップ１２２を含む誘電体だけがヒューズ
上に残っているので、レーザの熱はゲートキャップだけ
を通ればよく、そのため付帯的な損傷のリスクが小さく
なる。従って、本発明によると処理ウィンドは向上して
いる。
【００３６】図７に、本発明による多結晶シリコンヒュ
ーズ２００の平面図を示す。ヒューズ２００は縮小され
たエリアセクション２０２を有し、十分な量のエネルギ
ーが照射されると縮小されたエリアセクション２０２は
破裂または融解し、Ａ点とＢ点との間の経路を切断す
る。本発明によると、複数の開口部すなわち孔２０４を
ヒューズ上に形成することで、ヒューズ２００を切断す
るために必要なエネルギーの量を減らすことができ、そ
のため処理ウィンドが向上する。
ーズ２００の平面図を示す。ヒューズ２００は縮小され
たエリアセクション２０２を有し、十分な量のエネルギ
ーが照射されると縮小されたエリアセクション２０２は
破裂または融解し、Ａ点とＢ点との間の経路を切断す
る。本発明によると、複数の開口部すなわち孔２０４を
ヒューズ上に形成することで、ヒューズ２００を切断す
るために必要なエネルギーの量を減らすことができ、そ
のため処理ウィンドが向上する。
【００３７】同様または類似の結果を得るために、本発
明による別の構成を実現することもできる。図８を参照
すると、孔２０４’は拡張されてヒューズ２００をはみ
出している。さらに孔には、図９に示すようなヒューズ
２００に沿って延びる連続的な線または孔２０６を含め
てもよい。
明による別の構成を実現することもできる。図８を参照
すると、孔２０４’は拡張されてヒューズ２００をはみ
出している。さらに孔には、図９に示すようなヒューズ
２００に沿って延びる連続的な線または孔２０６を含め
てもよい。
【００３８】向上したヒューズ切断処理ウィンドのため
の新しいヒューズ構造体に関する有利な実施例について
説明したが（例示的なものであり限定するものではな
い）、当業者ならば上述した教示の範囲内で変形および
変更が容易であることを言及しておく。したがって、本
発明はここで示した特殊な例とは別に実施されることが
あるが、それも本発明の本質と範囲を逸脱しないもので
ある。
の新しいヒューズ構造体に関する有利な実施例について
説明したが（例示的なものであり限定するものではな
い）、当業者ならば上述した教示の範囲内で変形および
変更が容易であることを言及しておく。したがって、本
発明はここで示した特殊な例とは別に実施されることが
あるが、それも本発明の本質と範囲を逸脱しないもので
ある。
【図１】従来技術による多結晶シリコンヒューズ構造体
を示す、半導体メモリ素子の断面図である。
を示す、半導体メモリ素子の断面図である。
【図２】本発明により層間誘電体層が堆積した多結晶シ
リコンヒューズ構造体を示す、半導体メモリ素子の断面
図である。
リコンヒューズ構造体を示す、半導体メモリ素子の断面
図である。
【図３】本発明により層間誘電体層上に堆積し、ゲート
構造体上に形成されたトレンチを有する誘電体層を示
す、図２の半導体メモリ素子の断面図である。
構造体上に形成されたトレンチを有する誘電体層を示
す、図２の半導体メモリ素子の断面図である。
【図４】本発明により誘電体層、層間誘電体層およびゲ
ートキャップを通って形成された孔を示す、図３の半導
体メモリ素子の断面図である。
ートキャップを通って形成された孔を示す、図３の半導
体メモリ素子の断面図である。
【図５】本発明により導電体を以て充填された孔を示
す、図４の半導体メモリ素子の断面図である。
す、図４の半導体メモリ素子の断面図である。
【図６】本発明により導電体が孔から除かれたことを示
す、図５の半導体メモリ素子の断面図である。
す、図５の半導体メモリ素子の断面図である。
【図７】層間誘電体層の下に設けられたヒューズであ
り、本発明により層間誘電体層を通ってゲートキャップ
層まで形成された孔を示す平面図である。
り、本発明により層間誘電体層を通ってゲートキャップ
層まで形成された孔を示す平面図である。
【図８】層間誘電体層の下に設けられたヒューズの択一
的実施例であり、本発明により層間誘電体層を通ってゲ
ートキャップまで形成された択一的な孔を示す平面図で
ある。
的実施例であり、本発明により層間誘電体層を通ってゲ
ートキャップまで形成された択一的な孔を示す平面図で
ある。
【図９】層間誘電体層の下に設けられたヒューズの別の
択一的実施例であり、本発明により前記層間誘電体層を
貫通してゲートキャップ層まで達し、ヒューズの長さを
越えて形成された線すなわちトレンチを示す平面図であ
る。
択一的実施例であり、本発明により前記層間誘電体層を
貫通してゲートキャップ層まで達し、ヒューズの長さを
越えて形成された線すなわちトレンチを示す平面図であ
る。
１０２ 基板 １０４ 熱酸化物層 １０８ 多結晶シリコン層 １２０ シリサイド層 １２２ ゲートキャップ １２４ スペーサ １２８ 層間誘電体層 １３０ 誘電体層 １３２ 孔 １３４ トレンチ １３６ 導電体 ２００ ヒューズ ２０４ 孔
Claims (22)
- 【請求項１】 半導体メモリ用ヒューズの製造方法にお
いて、 多結晶シリコンヒューズ層および該多結晶シリコンヒュ
ーズ層上に設けられたゲートキャップ層を含むゲート構
造体を基板上に形成し、 層間誘電体層を前記ゲート構造体上に形成し、 誘電体層を前記層間誘電体層上に堆積し、 接続孔を前記誘電体層および前記層間誘電体層を通して
選択エッチングし、１つ以上の接続孔がゲート構造体上
に形成されてゲートキャップ層まで届くようにするステ
ップを含み、 前記誘電体層および前記層間誘電体層は両方とも、ゲー
トキャップ層よりも選択的にエッチングすることが可能
な物質を含む、ことを特徴とする製造方法。 - 【請求項２】 ゲートキャップは窒化物を含む、請求項
１記載の方法。 - 【請求項３】 前記層間誘電体層および前記誘電体層を
窒化物よりも選択的にエッチングすることが可能であ
り、選択エッチングのステップは前記誘電体層および前
記層間誘電体層を窒化物よりも選択的にエッチングする
ステップをさらに含む、請求項２記載の方法。 - 【請求項４】 前記層間誘電体層はＢＰＳＧを含む、請
求項１記載の方法。 - 【請求項５】 前記誘電体層は酸化物を含む、請求項１
記載の方法。 - 【請求項６】 接続孔を選択エッチングするステップ
は、前記ゲートキャップ層の厚みを２０ｎｍ以上まで減
らすステップを含む、請求項１記載の方法。 - 【請求項７】 シリサイドを、前記多結晶シリコンヒュ
ーズ層と前記ゲートキャップ層との間に堆積するステッ
プをさらに含む、請求項１記載の方法。 - 【請求項８】 半導体メモリ用ヒューズの製造方法にお
いて、 多結晶シリコンヒューズおよび該多結晶シリコンヒュー
ズ上に設けられたゲートキャップ層を含むゲート構造体
を基板上に形成し、 誘電体層を前記ゲート構造体上に堆積し、 接続孔を前記誘電体層に選択エッチングして、１つ以上
の接続孔がゲート構造体上に形成されてゲートキャップ
層まで届くようにし、 導電体を接続孔に堆積して接続を形成し、 前記導電体を１つ以上の接続孔から除くステップを含
み、 前記誘電体層は、前記ゲートキャップ層よりも選択的に
エッチングすることが可能な物質を含む、ことを特徴と
する製造方法。 - 【請求項９】 前記ゲートキャップは窒化物を含む、請
求項８記載の方法。 - 【請求項１０】 前記誘電体層を窒化物よりも選択的に
エッチングすることが可能であり、選択エッチングのス
テップは前記誘電体層を窒化物よりも選択的にエッチン
グするステップをさらに含む、請求項９記載の方法。 - 【請求項１１】 前記誘電体層はＢＰＳＧ層および酸化
物層を含む、請求項８記載の方法。 - 【請求項１２】 接続孔を選択エッチングするステップ
は、前記ゲートキャップ層の厚みを２０ｎｍ以上まで減
らすステップを含む、請求項８記載の方法。 - 【請求項１３】 前記導電体を前記接続孔に堆積して前
記接続を形成するステップは、タングステンを前記接続
孔に堆積するステップを含む、請求項８記載の方法。 - 【請求項１４】 シリサイドを、前記多結晶シリコンヒ
ューズと前記ゲートキャップ層との間に堆積するステッ
プをさらに含む、請求項８記載の方法。 - 【請求項１５】 半導体メモリのためのヒューズ構造体
において、 多結晶シリコンヒューズおよび該多結晶シリコンヒュー
ズ上に設けられたゲートキャップ層を含むゲート構造体
と、 前記ゲート構造体上に堆積した層間誘電体層と、 前記層間誘電体層上に堆積した誘電体層と、 前記多結晶シリコンヒューズ上の前記ゲートキャップ層
の一部を除くための１つ以上の開口部が形成された、前
記誘電体層、前記層間誘電体層および前記ゲートキャッ
プとを有する、ことを特徴とするヒューズ構造体。 - 【請求項１６】 前記多結晶シリコンヒューズは、レー
ザにより切断することが可能なヒューズを含む、請求項
１５記載のヒューズ構造体。 - 【請求項１７】 １つ以上の開口部が前記ゲートキャッ
プ層を通り、約２０ｎｍ以上の厚みを有する誘電体が前
記多結晶シリコンヒューズ上に残る、請求項１５記載の
ヒューズ構造体。 - 【請求項１８】 前記ゲートキャップ層は窒化物を含
む、請求項１５記載のヒューズ構造体。 - 【請求項１９】 前記誘電体層は酸化物を含む、請求項
１５記載のヒューズ構造体。 - 【請求項２０】 前記層間誘電体層はＢＰＳＧを含む、
請求項１５記載のヒューズ構造体。 - 【請求項２１】 前記１つ以上の開口部は前記ヒューズ
の長さにわたる、請求項１５記載のヒューズ構造体。 - 【請求項２２】 前記多結晶シリコンヒューズ上に堆積
したシリサイド層をさらに含む、請求項１５記載のヒュ
ーズ構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/186515 | 1998-11-05 | ||
| US09/186,515 US6121074A (en) | 1998-11-05 | 1998-11-05 | Fuse layout for improved fuse blow process window |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150655A true JP2000150655A (ja) | 2000-05-30 |
| JP4621319B2 JP4621319B2 (ja) | 2011-01-26 |
Family
ID=22685256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31394599A Expired - Fee Related JP4621319B2 (ja) | 1998-11-05 | 1999-11-04 | ヒューズ構造体およびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6121074A (ja) |
| EP (1) | EP0999592B1 (ja) |
| JP (1) | JP4621319B2 (ja) |
| KR (1) | KR100695591B1 (ja) |
| CN (1) | CN1139123C (ja) |
| DE (1) | DE69939518D1 (ja) |
| TW (1) | TW424317B (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
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| DE19924153B4 (de) * | 1999-05-26 | 2006-02-09 | Infineon Technologies Ag | Schaltungsanordnung zur Reparatur eines Halbleiterspeichers |
| US20030025177A1 (en) | 2001-08-03 | 2003-02-06 | Chandrasekharan Kothandaraman | Optically and electrically programmable silicided polysilicon fuse device |
| US7375027B2 (en) | 2004-10-12 | 2008-05-20 | Promos Technologies Inc. | Method of providing contact via to a surface |
| CN101425502B (zh) * | 2005-03-30 | 2012-07-11 | 雅马哈株式会社 | 适合半导体器件的熔丝断开方法 |
| KR101046229B1 (ko) * | 2009-03-17 | 2011-07-04 | 주식회사 하이닉스반도체 | 퓨즈를 포함하는 반도체 장치 |
| KR101113187B1 (ko) * | 2010-01-29 | 2012-02-15 | 주식회사 하이닉스반도체 | 열 확산을 방지할 수 있는 전기적 퓨즈를 구비하는 반도체 집적 회로 |
| KR101649967B1 (ko) * | 2010-05-04 | 2016-08-23 | 삼성전자주식회사 | 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법 |
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