JPH1187514A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 冗長回路を有する半導体集積回路装置におい
てヒューズの信頼性を向上させる。 【解決手段】 ヒューズ３ａの形成領域内には、ＢＰＳ
Ｇ等からなる層間絶縁膜４ｃが設けられないように、ヒ
ューズ３ａの形成領域における層間絶縁膜４ｃに開口部
６を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、半導体集積回路装
置の冗長回路技術に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】半導体集積回路装置を構成する素子や配
線の微細化に伴い、半導体チップ内における素子集積度
は益々増大する傾向にある。しかし、その一方で欠陥密
度も増加し、歩留りの低下が問題となる。

【０００３】この問題の解決のために冗長回路技術が実
用化されている。冗長回路は、半導体チップ内に半導体
集積回路装置の全体の機能を達成するために必要な構成
要素を予め余分にスペア部として付加しておき、一部が
故障した場合には、その不良個所とスペア部とを置き換
えることにより、一部が故障しても半導体集積回路装置
の全体の機能としては故障とならないようにするための
不良救済回路である。

【０００４】不良箇所とスペア箇所との置換方式には、
例えば電流溶断ヒューズ方式と、レーザ溶断ヒューズ方
式とがあるが、置換プログラムの自由度が高く、面積効
率上有利なレーザ溶断ヒューズ方式が採用されている。

【０００５】ところで、本発明者は、このレーザ溶断ヒ
ューズ方式におけるヒューズの構造について検討した。
以下は、公知とされた技術ではないが、発明者によって
検討された技術であり、その概要は次のとおりである。

【０００６】半導体チップにおいてヒューズ形成領域に
は、複数のヒューズが並設されている。ヒューズは、例
えば多結晶シリコン膜が帯状にパターン形成されてな
り、半導体基板上に絶縁膜を介して設けられている。こ
のヒューズは、例えば酸化シリコン膜によって被覆され
ている。その酸化シリコン膜上には、ＢＰＳＧ（Boro P
hospho Silicate Glass ）等のような不純物を含有する
層間絶縁膜が堆積されている。ただし、ヒューズ形成領
域においては、ヒューズの上層の絶縁膜の膜厚が、半導
体チップの素子形成領域における絶縁膜の厚さよりも薄
くなるように、表面保護膜の全部および層間絶縁膜の一
部が除去されてなる開口部が形成されている。したがっ
て、ヒューズ形成領域には表面保護膜を形成する窒化シ
リコン膜およびポリイミド樹脂膜等は被覆されていな
い。このような構造としたのは、ヒューズを覆う絶縁膜
の膜厚が厚すぎると、ヒューズをレーザにより切断する
場合にヒューズを切断することができなくなってしまう
からである。

【０００７】なお、半導体集積回路装置の冗長回路につ
いては、例えば株式会社培風館 昭和６１年２月１０日
発行「超高速デジタル・デバイス・シリーズ 超高速Ｍ
ＯＳデバイス」Ｐ３２９〜Ｐ３３１に記載がある。

【０００８】

【発明が解決しようとする課題】ところが、ヒューズの
上層にＢＰＳＧ等のような不純物を含有する層間絶縁膜
を設けている上記冗長回路技術においては、以下のよう
な理由により、ヒューズの抵抗変動や断線不良が生じる
問題があることを本発明者は見出した。

【０００９】上述したように、ヒューズ形成領域は窒化
シリコンやポリイミド樹脂等のような表面保護膜が被覆
されていない。しかも、ヒューズを切断した箇所では、
その切断開口部の側面からはＢＰＳＧ膜が露出した状態
となっている。この状態で封止樹脂等でパッケージング
するので、その切断開口部側面から露出するＢＰＳＧ膜
部分を通じてＢＰＳＧ膜内に水分が侵入し易い。特に、
ＴＣＰ（Tape CarrierPackage）のような薄いパッケー
ジ構造の場合には水分が侵入し易い。このＢＰＳＧ膜
は、上述したようにヒューズ上の絶縁膜の膜厚を調節す
る観点から堆積された後にＣＨＦ系またはＣＦ系のガス
等を用いたエッチバック処理が施されているので、膜中
にフッ素が含有されているが、ＢＰＳＧ膜は水分が侵入
すると液化しやすい関係上、ＢＰＳＧ膜中に水分が侵入
するとＢＰＳＧ膜中に含まれるフッ素がイオン化する。
このような状態で、ヒューズに高電圧が印加されると、
ＢＰＳＧ膜中のフッ素イオンがそのヒューズに引き寄せ
られるが、フッ素イオンが多結晶シリコン等からなるヒ
ューズに達すると、フッ素イオンとシリコンとが常温で
反応し揮発性の高いＳｉＦ4 となる結果、ヒューズの一
部が腐食して抵抗値が初期設定時とは異なってしまった
り、本来切断を要しないヒューズが切断されてしまった
りする問題が生じる。

【００１０】本発明の目的は、冗長回路を有する半導体
集積回路装置において、ヒューズの信頼性を向上させる
ことのできる技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】本発明の半導体集積回路装置は、半導体基
板上に設けられた絶縁膜上に導体パターンで構成された
冗長回路構成用の複数のヒューズを備え、前記半導体基
板上に形成された層間絶縁膜および表面保護膜において
前記複数のヒューズの形成領域には前記表面保護膜の全
部および前記層間絶縁膜の一部が除去されるような開口
部が設けられて前記複数のヒューズを覆う層間絶縁膜の
膜厚が所定の厚さに設定されている半導体集積回路装置
であって、前記開口部の底部の層間絶縁膜よりも下層に
設けられる絶縁膜であって、前記半導体基板上に形成さ
れた不純物を含有する層間絶縁膜において、前記複数の
ヒューズの形成領域には、その不純物を含有する層間絶
縁膜の全部が除去される開口部を形成したものである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００１５】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部平面図、図２は図
１のII−II線の断面図、図３は図１のIII −III 線の断
面図、図４は図１の半導体集積回路装置におけるパッケ
ージ構造の一例を示す断面図、図５〜図１１は図１の半
導体集積回路装置の製造工程中における要部断面図であ
る。

【００１６】本実施の形態１においては、本発明を、例
えばＤＲＡＭ（Dynamic Random Access Memory）のビッ
ト救済用の冗長回路に適用した場合について説明する。
図１〜図３はＤＲＡＭの冗長回路のヒューズを示してい
る。

【００１７】半導体基板１は、例えば所定導電形のシリ
コン（Ｓｉ）単結晶からなり、その上層には絶縁膜２を
介して複数のヒューズ３ａおよび配線部３ｂが形成され
ている。ヒューズ３ａおよび配線部３ｂは、例えば低抵
抗ポリシリコン膜の単体膜からなり、一体的に形成され
ている。ヒューズ部３ａは、メモリセル領域におけるビ
ット救済時に切断される領域であり、強度を確保する観
点等から配線部３ｂに比べて幅広に形成されている。

【００１８】このヒューズ３ａおよび配線部３ｂは、Ｄ
ＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴやＤＲＡＭ周
辺回路用のＭＯＳ・ＦＥＴのゲート電極をパターン形成
する際に、同じ材料を同時にパターニングすることで形
成されている。したがって、ヒューズ３ａは、低抵抗ポ
リシリコン膜の単体膜に限定されるものではなく種々変
更可能であり、例えば低抵抗ポリシリコン膜上にタング
ステンシリサイド膜やチタンシリサイド膜等のような高
融点金属シリサイド膜を積み重ねてなる、いわゆるポリ
サイド構造としても良いし、また、低抵抗ポリシリコン
膜上に窒化チタン等のバリア金属膜を介してタングステ
ン等のような高融点金属膜を積み重ねてなる、いわゆる
ポリメタル構造として良い。

【００１９】ヒューズ３ａおよび配線部３ｂを覆う層間
絶縁膜４ａは、例えばＳｉＯ₂ 等からなる。導体膜５ａ
は、例えば低抵抗ポリシリコンからなり、ＤＲＡＭのメ
モリセルにおける情報蓄積用のキャパシタの蓄積電極用
フィン部をパターン形成する際に、同じ材料を同時にパ
ターニングすることで形成されている。

【００２０】その上層の導体膜５ｂは、例えば低抵抗ポ
リシリコンからなり、ＤＲＡＭのメモリセルにおける情
報蓄積用のキャパシタのプレート電極部をパターン形成
する際に、同じ材料を同時にパターニングすることで形
成されている。

【００２１】この導体膜５ａ, ５ｂは、素子形成領域に
異物が侵入するのを防ぐためのガードリングを形成して
おり、平面的には、複数のヒューズ３ａを取り囲むよう
に枠状にパターン形成され、かつ、互いに電気的に接続
されて所定電位に固定されている。なお、ヒューズ３ａ
の直上には導体膜５ａ, ５ｂが設けられていない。この
ようにしないと、ヒューズ３ａを切断できないからであ
る。

【００２２】導体膜５ｂの上層の層間絶縁膜４ｂは、例
えばＳｉＯ₂ 等からなる。また、その上層の層間絶縁膜
（不純物を含有する層間絶縁膜）４ｃは、例えばＢＰＳ
Ｇ（Boro Phospho Silicate Glass ）等からなる。この
層間絶縁膜４ｂ, ４ｃにおいて、ヒューズ３ａの直上に
は開口部６が形成されている。この開口部６は、複数の
ヒューズ３ａが並設される方向に延在して形成されてい
る。

【００２３】すなわち、複数のヒューズ３ａの形成領域
内には層間絶縁膜４ｃが設けられないようになってい
る。層間絶縁膜４ｃは、ＣＶＤ法等で堆積された絶縁膜
をＣＦ系またはＣＨＦ系のガスを用いてエッチバックす
ることで形成されていることから膜中にフッ素（Ｆ）が
含有されている。このため、層間絶縁膜４ｃに水分が侵
入すると膜中のＦがイオン化する。特に、この水分はヒ
ューズ切断のために空けた穴の側面に層間絶縁膜４ｃが
露出していると、その露出部分から層間絶縁膜４ｃに侵
入し易い。このＦイオンは、ヒューズ３ａに高電圧が印
加されるとヒューズ３ａに引き寄せられるが、引き寄せ
られたＦイオンは、常温であってもヒューズ３ａを構成
するＳｉと反応して揮発性の高いＳｉＦ4 となる。これ
により、ヒューズ３ａが腐食し抵抗が変動したり、ヒュ
ーズ３ａの切断不良が生じたりする。

【００２４】本実施の形態１においては、複数のヒュー
ズ３ａの形成領域内に層間絶縁膜４ｃが存在しない。特
に、ヒューズ切断のために空けた穴の側面から当該層間
絶縁膜４ｃが露出しないので、層間絶縁膜４ｃに水分が
侵入し難くなり、層間絶縁膜４ｃ中のＦもイオン化しな
くなる。したがって、上記したヒューズ３ａの腐食を抑
制することができるので、ヒューズ３ａの抵抗変動や切
断不良等を抑制することが可能となっている。

【００２５】この層間絶縁膜４ｃは、ＤＲＡＭのビット
線の下地絶縁膜となっている。開口部６ａの側面の導体
膜７は、例えば低抵抗ポリシリコン等からなり、ビット
線用の接続孔内に導体膜を埋め込みした際に形成された
ものである。すなわち、半導体基板１上に埋め込み用導
体膜を堆積した後、これをエッチバックしてビット線用
の接続孔内のみに導体膜が残るようにした際に開口部６
ａの側面にも残されたものである。

【００２６】層間絶縁膜４ｃ上には第１層配線８Ｌ1 が
形成されている。この第１層配線８Ｌ1 もガードリング
を形成しており、平面的には複数のヒューズ３ａを取り
囲むように枠状パターン形成されている。この第１層配
線８Ｌ1 は、層間絶縁膜４ｂ, ４ｃに穿孔された接続孔
９を通じて導体膜５ｂと電気的に接続されている。

【００２７】第２層配線８Ｌ2 は、例えばアルミニウム
（Ａｌ）またはＡｌ合金からなり、導通部１０を通じて
導体膜５ｂと電気的に接続されている。この第２層配線
８Ｌ2 もガードリングを形成しており、平面的には、複
数のヒューズ３ａを取り囲むように枠状にパターン形成
され、かつ、第１層配線８Ｌ1 の内側に配置されてい
る。

【００２８】層間絶縁膜４ｄ上には、層間絶縁膜４ｅが
形成されている。この層間絶縁膜４ｅは、例えばＳｉＯ
₂ 等からなり、その上層には、表面保護膜１１が形成さ
れている。この表面保護膜１１は、例えば耐湿性の高い
窒化シリコンからなる。ただし、複数のヒューズ３ａの
形成領域においては、表面保護膜１１の全部、層間絶縁
膜４ｅの全部、層間絶縁膜４ｄの一部が除去されて開口
部１２が形成されている。これにより、ヒューズ３ａを
覆う層間絶縁膜４ａ, ４ｄの膜厚がヒューズ３ａの切断
が可能なように所定の厚さに設定されている。

【００２９】ヒューズ３ａの切断箇所では、図１および
図３に示すように、切断穴１３が開口されている。これ
により、ヒューズ３ａが切断されている。切断穴１３
は、例えばレーザビーム等のようなエネルギービームが
照射されて穿孔されている。ただし、エネルギービーム
は、レーザビームに限定されるものではなく種々変更可
能であり、例えば集束イオンビームを用いても良い。な
お、レーザビーム等のようなエネルギービームによる半
導体基板１の損傷等を防ぐためにヒューズ３ａの直下に
素子分離用の絶縁膜を形成しておいても良いし、所定の
導体パターンを形成しておいても良い。

【００３０】このような半導体基板１をパッケージング
した場合の一例を図４に示す。図４はＴＣＰ（Tape Car
rier Package）を示している。半導体基板１の素子形成
面（主面）の中央にはバンプ電極１４が形成されてい
る。このバンプ電極１４は、半導体基板１の主面に形成
された半導体集積回路の電極を引き出す電極であり、例
えば金（Ａｕ）等からなる。なお、バンプ電極１４は、
半導体基板１の長手方向（図４において紙面に垂直な方
向）に沿って複数形成されている。

【００３１】この半導体基板１の主面上には、テープ体
１５を介してリード１６が重ねられており、そのリード
１６の先端部は上記したバンプ電極１４と接合され電気
的に接続されている。なお、テープ体１５は、例えばポ
リイミド樹脂等からなる。

【００３２】このような半導体基板１の主面、バンプ電
極１４表面、テープ体１５の表面およびリード１６のイ
ンナーリード表面はモールド樹脂１７によって被覆され
ている。このモールド樹脂１７は、液状樹脂を滴下した
後加熱硬化させる、いわゆるポッティング樹脂法で形成
されており、その厚さは薄く、例えば２８０μｍ程度で
ある。なお、上記した開口部１２およびヒューズ３ａの
切断穴１３はモールド樹脂によって直接塞がれている。
また、リード１６のアウターリードはモールド樹脂１７
から突出されている。

【００３３】次に、本実施の形態１の半導体集積回路装
置の製造方法を図５〜図１１によって説明する。

【００３４】図５は本実施の形態１の半導体集積回路装
置の製造工程中におけるヒューズ３ａおよびその近傍の
断面図を示している。半導体基板１は、例えば所定導電
形のＳｉ単結晶からなり、その上層には、絶縁膜２を介
してヒューズ３ａおよび配線部３ｂがパターン形成され
ている。ヒューズ３ａおよび配線部３ｂは、上記したよ
うにゲート電極の形成時に同材料から同時に形成されて
いる。

【００３５】そのヒューズ３ａおよび配線部３ｂは層間
絶縁膜４ａによって被覆されている。ガードリングを形
成する導体膜５ａは既にパターン形成されている。ただ
し、この段階においては、導体膜５ｂは、複数のヒュー
ズ３ａの形成領域を覆うようにヒューズ３ａの直上にも
設けられている。この導体膜５ｂにおいて複数のヒュー
ズ３ａの形成領域を覆う部分は、ＢＰＳＧ等からなる層
間絶縁膜４ｃをエッチング除去する際のエッチングスト
ッパとして設けられている。導体膜５ｂは、層間絶縁膜
４ｂに被覆されている。この層間絶縁膜４ｂ上には、Ｂ
ＰＳＧ等からなる層間絶縁膜４ｃが堆積されている。こ
の段階においては、層間絶縁膜４ｂ, ４ｃは、複数のヒ
ューズ３ａの形成領域にも設けられている。

【００３６】まず、図６に示すように、層間絶縁膜４ｃ
の上部を、例えばＣＦ系またはＣＨＦ系のエッチングガ
スを用いた異方性のドライエッチング法によってエッチ
バックして層間絶縁膜４ｃを平坦化する。このため、Ｂ
ＰＳＧ等からなる層間絶縁膜４ｃ中にはＦが含有されて
いる。

【００３７】続いて、層間絶縁膜４ｂ, ４ｃにおいて複
数のヒューズ３ａの形成領域を覆う部分をフォトリソグ
ラフィ技術およびエッチング技術により除去することに
より、図７に示すように層間絶縁膜４ｂ, ４ｃに下層の
導体膜５ｂが露出するような開口部６を形成する。この
際、下層の導体膜５ｂ部分はエッチングストッパとして
機能する。これにより、その導体膜５ｂ部分の下層のヒ
ューズ３ａが保護される。

【００３８】その後、ＤＲＡＭのメモリセル選択用ＭＯ
Ｓ・ＦＥＴのビット線用の接続孔を穿孔した後、半導体
基板１上に、例えば低抵抗ポリシリコン等からなる導体
膜７を堆積する。

【００３９】次いで、その導体膜７をエッチバックする
ことにより、導体膜７をビット線用接続孔内に埋め込
む。この際、開口部６から露出する下層の導体膜５ｂ部
分も除去してしまう。なお、この処理後には、図９に示
すように、ヒューズ形成領域における層間絶縁膜４ｂ,
４ｃの開口部６の側面にも導体膜７が残される。

【００４０】続いて、図１０に示すように、第１層配線
８Ｌ1 、第２層配線８Ｌ2 および層間絶縁膜４ｄ等を形
成した後、層間絶縁膜４ｄ上に、例えばＳｉＯ₂ 等から
なる層間絶縁膜４ｅをＣＶＤ法等によって堆積し、さら
にその上面に、例えば窒化シリコン等からなる表面保護
膜１１をＣＶＤ法等によって形成する。なお、この段階
では、ヒューズ３ａの形成領域にも層間絶縁膜４ｄ, ４
ｅおよび表面保護膜１１が形成されている。

【００４１】その後、表面保護膜１１、層間絶縁膜４
ｄ, ４ｅにおいてヒューズ３ａの形成領域における部分
をフォトリソグラフィ技術およびエッチング技術によっ
て除去することにより、図１１に示すように、開口部１
２を形成する。これにより、ヒューズ３ａの直上の層間
絶縁膜の厚さを、ヒューズ３ａの切断が可能なように調
節する。

【００４２】メモリセル領域のビット救済に際しては、
所定のヒューズ３ａを切断する。その方法としては、例
えば所定のヒューズ３ａにレーザビーム等のようなエネ
ルギービームを照射することで行う。これにより、ビッ
ト救済を行う。エネルギービームは、レーザビームに限
定されるものではなく種々変更可能であり、集束イオン
ビームでも良い。ビット救済後、個々の半導体基板１を
半導体ウエハから切り出して、例えば図４に示したよう
にパッケージングする。

【００４３】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。

【００４４】(1).複数のヒューズ３ａの形成領域にＢＰ
ＳＧ等からなる層間絶縁膜４ｃを設けないようにしたこ
とにより、ヒューズ３ａの抵抗変動不良および断線不良
を抑制することが可能となる。

【００４５】(2).ヒューズ３ａの直上の層間絶縁膜４
ｂ, ４ｃに開口部６を穿孔するのに先立って、ヒューズ
３ａの直上に導体膜５ｂのパターンを設けておくことに
より、その開口部６を開口するためのエッチング処理に
際して導体膜５ｂがエッチングストッパとして機能する
ので、下層のヒューズ３ａが損傷を受けてしまう等の不
良を防止することが可能となる。

【００４６】(3).上記(1) または(2) により、ヒューズ
３ａの信頼性を向上させることが可能となる。したがっ
て、冗長回路を有する半導体集積回路装置の歩留りおよ
び信頼性を向上させることが可能となる。

【００４７】（実施の形態２）図１２は本発明の他の実
施の形態である半導体集積回路装置の要部平面図、図１
３は図１２のXIII−XIII線の断面図を示している。

【００４８】本実施の形態２においては、図１２および
図１３に示すように、複数のヒューズ３ａおよび配線部
３ｂの隣接間に導体膜５ｂ1 のパターンが形成されてい
る。導体膜５ｂ1 は、例えば低抵抗ポリシリコンからな
り、前記実施の形態１で説明した導体膜５ｂ（図２参
照）と一体的にパターニングされている。

【００４９】この構造においては、層間絶縁膜４ｃに水
分が侵入し膜中のＦがイオン化したとしても、導体膜５
ｂ1 に所定の電位を印加することにより、当該Ｆイオン
を層間絶縁膜４ｃに近い導体膜５ｂ1 に引き寄せること
ができるので、ヒューズ３ａに到達するＦイオンを大幅
に低減することができる。したがって、ヒューズ３ａの
直上には層間絶縁膜４ｃが設けられているが、ヒューズ
３ａの抵抗変動不良および断線不良を抑制することが可
能となっている。ただし、本実施の形態２においても前
記実施の形態１と同様にヒューズ３ａの形成領域には層
間絶縁膜４ｃを設けない構造としても良い。

【００５０】このような本実施の形態２によれば、以下
の効果を得ることが可能となる。

【００５１】(1).複数のヒューズ３ａの隣接間に導体膜
５ｂ1 を設けたことにより、ヒューズ３ａの抵抗変動不
良および断線不良を抑制することが可能となる。

【００５２】(2).上記(1) により、ヒューズ３ａの信頼
性を向上させることが可能となる。したがって、冗長回
路を有する半導体集積回路装置の歩留りおよび信頼性を
向上させることが可能となる。

【００５３】（実施の形態３）図１４は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。

【００５４】本実施の形態３においては、図１４に示す
ように、ヒューズ形成領域における開口部１２および切
断穴１３内に、例えば耐湿性の高い窒化シリコン等から
なる絶縁膜１８が埋め込まれている。これにより、水分
が開口部１２および切断穴１３を通じて層間絶縁膜４ｃ
に侵入してしまうのを防止することが可能となる。

【００５５】このように本実施の形態３においては、層
間絶縁膜４ｃに水分が侵入するのを防止できるので、ヒ
ューズ３ａの抵抗変動不良および切断不良を大幅に低減
することが可能となる。

【００５６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００５７】例えば前記実施の形態１〜３においては、
不純物を含有する層間絶縁膜がＢＰＳＧの場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばＰＳＧ（Phospho Silicate Glass）膜
やＢＳＧ（Boro Silicate Glass ）にも適用できる。

【００５８】また、前記実施の形態１〜３においては、
ヒューズを低抵抗ポリシリコンの単体膜、ポリサイドま
たはポリメタル構造とした場合について説明したが、ヒ
ューズ上に窒化シリコン等からなるキャップ絶縁膜を設
ける構造としても良い。

【００５９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのビット救済技術に適用した場合について説明した
が、それに限定されるものではなく、例えばＤＲＡＭ以
外の他のメモリ回路のビット救済技術、マイクロプロセ
ッサ等のような論理回路の冗長回路技術等に適用でき
る。

【００６０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６１】(1).本発明の半導体集積回路装置によれ
ば、冗長回路構成用のヒューズの形成領域に、不純物を
含有する層間絶縁膜を設けないようにすることにより、
ヒューズの腐食を抑制することができるので、ヒューズ
の信頼性を向上させることが可能となる。これにより、
冗長回路を有する半導体集積回路装置の歩留りおよび信
頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部平面図である。

【図２】図１のII−II線の断面図である。

【図３】図１のIII −III 線の断面図である。

【図４】図１の半導体集積回路装置におけるパッケージ
構造の一例を示す断面図である。

【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図７】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図８】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図９】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図１０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。

【図１１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。

【図１２】本発明の他の実施の形態である半導体集積回
路装置の要部平面図である。

【図１３】図１２のXIII−XIII線の断面図である。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【符号の説明】 １ 半導体基板 ２ 絶縁膜 ３ａ ヒューズ ３ｂ 配線部 ４ａ 層間絶縁膜 ４ｂ 層間絶縁膜 ４ｃ 層間絶縁膜 ５ａ 導体膜 ５ｂ 導体膜 ６ 開口部 ７ 導体膜 ８Ｌ1 第１層配線 ８Ｌ2 第２層配線 ９ 接続孔 １０ 導通部 １１ 表面保護膜 １２ 開口部 １３ 切断穴 １４ バンプ電極 １５ テープ体 １６ リード １７ モールド樹脂 １８ 絶縁膜

フロントページの続き (72)発明者 荒川 史子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に設けられた絶縁膜上に導
   体パターンで構成された冗長回路構成用の複数のヒュー
   ズを備え、前記半導体基板上に形成された層間絶縁膜お
   よび表面保護膜において前記複数のヒューズの形成領域
   には前記表面保護膜の全部および前記層間絶縁膜の一部
   が除去されるような開口部が設けられて前記複数のヒュ
   ーズを覆う層間絶縁膜の膜厚が所定の厚さに設定されて
   いる半導体集積回路装置であって、前記開口部の底部の
   層間絶縁膜よりも下層に設けられた不純物を含有する層
   間絶縁膜において、前記複数のヒューズの形成領域に
   は、その不純物を含有する層間絶縁膜の全部が除去され
   るような開口部を形成したことを特徴とする半導体集積
   回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記不純物を含有する層間絶縁膜がＢＰＳＧ膜で
   あることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記複数のヒューズの各々が、多結晶シ
   リコンの単体膜、多結晶シリコン膜上に高融点金属シリ
   サイドを積み重ねてなる積層膜または多結晶シリコン膜
   上にバリア導体膜を介して高融点金属膜を積み重ねてな
   る積層膜からなることを特徴とする半導体集積回路装
   置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置において、前記複数のヒューズのうち所定のヒ
   ューズを切断した後の前記複数のヒューズの形成領域に
   おける前記開口部を窒化物系絶縁膜で塞いだことを特徴
   とする半導体集積回路装置。
5. 【請求項５】 冗長回路を有する半導体集積回路装置の
   製造方法であって、（ａ）半導体基板上に形成された絶
   縁膜上にヒューズ形成用の導体膜を堆積した後、その導
   体膜をパターニングすることにより導体パターンからな
   る冗長回路構成用の複数のヒューズを形成する工程と、
   （ｂ）前記複数のヒューズを形成した後の半導体基板上
   に不純物を含有する層間絶縁膜を堆積する工程と、
   （ｃ）前記不純物を含有する層間絶縁膜において、前記
   複数のヒューズの形成領域に、前記不純物を含有する層
   間絶縁膜の全部が除去される開口部を形成する工程と、
   （ｄ）前記不純物を含有する層間絶縁膜の開口部形成工
   程後の半導体基板上に堆積された層間絶縁膜および表面
   保護膜において、前記ヒューズの形成領域に、前記表面
   保護膜の全部および前記層間絶縁膜の一部が除去される
   開口部を形成し、前記複数のヒューズを被覆する層間絶
   縁膜の厚さを所定の厚さに設定する工程とを有すること
   を特徴とする半導体集積回路装置の製造方法。
6. 【請求項６】 冗長回路を有する半導体集積回路装置の
   製造方法であって、（ａ）半導体基板上に形成された絶
   縁膜上にヒューズ形成用の導体膜を堆積した後、その導
   体膜をパターニングすることにより導体パターンからな
   る冗長回路構成用の複数のヒューズを形成する工程と、
   （ｂ）前記複数のヒューズを被覆する絶縁膜を形成する
   工程と、（ｃ）前記複数のヒューズを被覆する絶縁膜上
   に、そのヒューズを保護するストッパ層を形成する工程
   と、（ｄ）前記ストッパ層形成後の半導体基板上に不純
   物を含有する層間絶縁膜を堆積する工程と、（ｅ）前記
   不純物を含有する層間絶縁膜において前記ヒューズの形
   成領域に、前記ストッパ層をエッチングストッパとして
   開口部を形成する工程と、（ｆ）前記開口部を形成した
   後、その開口部から露出するストッパ層を除去する工程
   と、（ｇ）前記ストッパ層の除去後に前記半導体基板上
   に堆積された層間絶縁膜および表面保護膜において、前
   記複数のヒューズの形成領域に、前記表面保護膜の全部
   および前記層間絶縁膜の一部が除去される開口部を形成
   して前記複数のヒューズを被覆する層間絶縁膜の厚さを
   所定の厚さに設定する工程とを有することを特徴とする
   半導体集積回路装置の製造方法。
7. 【請求項７】 請求項５または６記載の半導体集積回路
   装置の製造方法において、前記表面保護膜および前記層
   間絶縁膜に開口部を形成した後の半導体基板において、
   前記複数のヒューズのうち、所定のヒューズにエネルギ
   ービームを照射することにより、前記所定のヒューズを
   切断する工程を有することを特徴とする半導体集積回路
   装置の製造方法。
8. 【請求項８】 請求項５、６または７記載の半導体集積
   回路装置の製造方法において、前記半導体基板上に形成
   されるＭＩＳトランジスタのゲート電極をパターニング
   する際に、前記複数のヒューズを同時にパターン形成す
   ることを特徴とする半導体集積回路装置の製造方法。