KR101113187B1 - 열 확산을 방지할 수 있는 전기적 퓨즈를 구비하는 반도체 집적 회로 - Google Patents

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Abstract

열 확산을 방지할 수 있는 전기적 퓨즈를 구비하는 반도체 집적 회로에 대해 개시한다. 개시된 반도체 집적 회로는 소정 면적을 갖는 제 1 하부 배선, 제 1 하부 배선과 동일 평면에 위치되며 제 1 하부 배선과 소정 거리를 두고 이격 배치되는 제 2 하부 배선, 제 1 하부 배선과 오버랩되도록 구성되는 제 1 상부 배선, 제 1 상부 배선과 동일 평면에 위치되고 제 1 상부 배선과 소정 거리를 두고 이격 배치되며 제 2 하부 배선과 오버랩되는 제 2 상부 배선, 제 1 하부 배선 및 제 2 상부 배선과 전기적으로 연결되는 퓨즈, 제 1 하부 배선 및 제 1 상부 배선 사이에 전기적으로 연결되며 퓨즈 주변에 배치되는 제 1 방열 패스 그룹, 및 제 2 하부 배선 및 제 2 상부 배선 사이에 전기적으로 연결되며 퓨즈 주변에 배치되는 제 2 방열 패스 그룹을 포함한다.

Description

열 확산을 방지할 수 있는 전기적 퓨즈를 구비하는 반도체 집적 회로{Electric Fuse Capable of Preventing Thermal Diffusion in Seminconductor Integrated Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 집적 회로의 전기적 퓨즈 구조에 관한 것이다.
반도체 집적 회로에 있어서, 퓨즈는 결함 셀의 리페어(repair), 칩 ID(identification)의 저장 및 다양한 모드 신호를 제공하는 데 이용된다.
이러한 퓨즈는 레이저 블로잉 타입(laser blowing type)과 전기 블로잉 타입(electrical blowing type)으로 구분될 수 있다.
레이저 빔에 의해 블로잉되는 퓨즈는 레이저 빔 조사시, 인접 퓨즈 라인에 영향을 미칠 수 있어, 일정 간격 이상의 거리를 유지할 것이 요구된다. 그러므로, 고집적 반도체 회로에 있어서, 레이아웃 효율을 저하시키는 원인이 된다.
한편, 전기 블로잉 타입의 퓨즈는 퓨즈 링크(fuse link)에 프로그래밍 전류를 흘려주어 EM(electromigration) 효과 및 주울 히팅(Joule heating)에 의해 상기 퓨즈 링크가 블로잉된다. 이러한 전기 블로잉 퓨즈는 패키지 레벨 이후에서도 이용될 수 있으며, 전기적 퓨즈라 명명되고 있다.
즉, 전기적 퓨즈(F)는 도 1에 도시된 바와 같이, 상,하부 금속층(M1,M2) 사이에 연결되며, 상,하부 금속층(M1,M2) 사이에 흐르는 프로그램 전류에 의해 파열(rupture)된다.
그런데, 전기적 퓨즈(F)의 파열시, 파열이 이루어지는 부분의 온도가 수천 ℃까지 상승하게 되어, 다량의 고온의 열(10)들이 외부로 발산된다.
이렇게 발산된 고온의 열들은 인접하는 소자에 전달되어, 퓨즈와 인접하는 부분에 형성되는 반도체 장치들의 특성을 변동시킨다.
본 발명의 과제는 파열시 발생되는 열 확산을 방지시키는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로는 한 쌍의 배선, 상기 한 쌍의 배선 사이에 연결되는 전기적 퓨즈, 및 상기 한 쌍의 배선 사이에 연결되며, 상기 전기 퓨즈의 주변에 배치되는 복수의 방열 패턴을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로는 소정 면적을 갖는 제 1 하부 배선, 상기 제 1 하부 배선과 동일 평면에 위치되며, 상기 제 1 하부 배선과 소정 거리를 두고 이격 배치되는 제 2 하부 배선, 상기 제 1 하부 배선과 오버랩되도록 구성되는 제 1 상부 배선, 상기 제 1 상부 배선과 동일 평면에 위치되고 상기 제 1 상부 배선과 소정 거리를 두고 이격 배치되며 상기 제 2 하부 배선과 오버랩되는 제 2 상부 배선, 상기 제 1 하부 배선 및 상기 제 2 상부 배선과 전기적으로 연결되는 퓨즈, 상기 제 1 하부 배선 및 상기 제 1 상부 배선 사이에 전기적으로 연결되며, 상기 퓨즈 주변에 배치되는 제 1 방열 패스(path) 그룹, 및 상기 제 2 하부 배선 및 상기 제 2 상부 배선 사이에 전기적으로 연결되며 상기 퓨즈 주변에 배치되는 제 2 방열 패스 그룹을 포함한다.
본 발명에 의하면, 전기적 퓨즈 주변에 퓨즈와 유사한 콘택 구조를 갖도록 다양한 형태의 방열 패턴들을 형성한다. 이에 따라, 전기적 퓨즈의 파열시 발생되는 고온은 방열 패턴과의 충돌 및 그것의 패스를 지나며 자체적으로 감소되어, 외부에 영향의 적은 저온의 열이 외부로 배출된다. 이에 따라, 인접하는 셀의 열적 부담이 감소된다.
또한, 본 발명에서는 방열 패턴의 조밀도를 조절하여, 하부 배선쪽의 전류 밀도를 개선시킬 수 있어, 퓨즈 파열 효율 또한 개선이 가능하다.
도 1은 일반적인 전기적 퓨즈의 파열을 설명하기 위한 개략적인 사시도,
도 2는 본 발명의 실시예에 따른 전기적 퓨즈 구조체의 개략적인 등가 회로도,
도 3은 본 발명의 실시예에 따른 전기적 퓨즈 구조체의 평면도,
도 4는 도 3의 Ⅳ-Ⅳ'선을 따라 절단하여 나타낸 사시도, 및
도 5는 본 발명의 다른 실시예에 따른 전기적 퓨즈 구조체의 평면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
먼저, 도 2를 참조하면, 본 실시예의 퓨즈 구조체(100)는 프로그램 전압원(Vp) 및 구동 트랜지스터(T) 사이에 연결된 전기적 퓨즈(120)를 포함한다.
상기 전기적 퓨즈(120)는 복수의 방열 패스(130)에 의해 포획되도록 구성되고, 상기 복수의 방열 패스들(130) 각각 역시 상기 프로그램 전압원(Vp) 및 구동 트랜지스터(T) 사이에 연결될 수 있다.
구동 트랜지스터(T)는 전기적 퓨즈(120)와 접지단(VSS) 사이에 연결되며, 리페어 신호(S)에 의해 구동된다.
리페어 신호(S)의 인에이블에 따라, 구동 트랜지스터(T)가 턴온되면, 상기 전기적 퓨즈(120)에 다량의 전류가 인가되어, 상기 전기적 퓨즈(120)는 상기 전류 및 그에 따른 열을 견디지 못하고 파열된다.
이때, 전기적 퓨즈(120)를 둘러싸도록 배치된 복수의 방열 패스(130)는 상기 파열시 발생되는 열을 자체적으로 완화시켜, 저온으로 강하된 잔류 열을 외부로 배출시킨다.
이와 같은 본 실시예의 전기적 퓨즈 구조체(100)에 대해, 도 3을 이용하여 보다 구체적으로 설명할 것이다.
도 3을 참조하면, 전기적 퓨즈(120)는 구동 트랜지스터(T)와 연결되는 하부 배선(110) 및 프로그램 전압원(VP)과 연결되는 상부 배선(140)에 전기적으로 연결된다.
본 실시예의 하부 배선(110)은 동일 평면상에 위치되는 제 1 하부 배선(110a) 및 제 2 하부 배선(110b)로 구분될 수 있다. 제 1 및 제 2 하부 배선(110a,110b)은 소정 거리 이격되어 있다. 또한, 제 1 및 제 2 하부 배선(110a,110b)은 실질적인 사각 패턴 형상을 갖되, 제 1 하부 배선(110a)은 돌출부를 구비할 수 있고, 제 2 하부 배선(110a)은 상기 돌출부를 수용할 수 있는 오목부를 구비할 수 있다.
상부 배선(140)은 상기 하부 배선(110)과 소정 높이를 두고 대향 배치되며, 바람직하게는 상부 배선(140) 및 하부 배선(110) 사이에 절연막이 개재된다. 이러한 상부 배선(140)은 동일 평면상에 위치되는 제 1 상부 배선(140a) 및 제 2 상부 배선(140b)으로 구분될 수 있으며, 제 1 및 제 2 상부 배선(140a,140b)은 제 1 및 제 2 하부 배선(110a,110b)과 각각 오버랩되도록 배치될 수 있다. 특히, 제 2 상부 배선(140b)은 제 1 하부 배선(110a)의 돌출부와 오버랩된다. 아울러, 제 1 및 제 2 상부 배선(140a,140b) 역시 일정 간격 이격된다.
이때 상기 상,하부 배선의 간격 부분은 예를 들어, 열 방출 통로가 될 수 있고, 나아가 하부 배선의 전류 밀도를 선택적으로 증진시키는 역할을 수행할 수 있다. 이에 대해서 이하에서 보다 자세히 설명될 것이다.
전기적 퓨즈(120)는 제 1 하부 배선(110a)의 돌출부 및 제 2 상부 배선(140b)과 전기적으로 연결되도록 형성된다. 이러한 전기적 퓨즈(120)는 일종의 콘택 플러그 형태를 가질 수 있다.
한편, 하부 배선(110) 및 상부 배선(140) 사이의 상기 전기적 퓨즈(120) 주변에 복수의 방열 패스(130)가 구비된다.
복수의 방열 패스(130)들은 제 1 하부 배선(110a) 및 제 1 상부 배선(140a) 사이에 연결되는 제 1 방열 패스 그룹(130_1) 및 제 2 하부 배선(120b) 및 제 2 상부 배선(140b) 사이에 연결되는 제 2 방열 패스 그룹(130_2)으로 구성될 수 있다.
제 1 방열 패스 그룹(130_1)은 복수의 방열 패턴들로 구성되며, 이들은 제 1 상,하부 배선(110a,140a) 사이에 전기적으로 연결된다. 제 1 방열 패스 그룹(130_1)을 구성하는 복수의 방열 패턴들은 열의 이동 거리를 증대시켜 발열량을 감소시키는 메인 방열 패턴(130a) 및 메인 방열 패턴(130a)의 주변에 위치되는 서브 방열 패턴(130b)으로 구성될 수 있다.
상기 메인 방열 패턴(130a)은 한정된 면적 내에서 열의 전달 패스가 증가될 수 있도록 적어도 한번은 절곡되도록 구성된다. 아울러, 상기 메인 방열 패턴(130a)의 일단은 상기 퓨즈(120)와 인접하게 배치되고, 타단은 상기 퓨즈(120)로부터 이격되어 있는 상기 제 1 상,하부 배선(110a,140a)의 가장자리를 향하도록 배치된다. 이에 따라, 전기적 퓨즈(120)의 파열시 발생되는 고온의 열을 가능한한 긴 패스를 통해 이동시켜 온도를 낮추어 외곽으로 배출시킨다. 또한, 메인 방열 패턴(130a)은 하나 또는 그 이상이 구비될 수 있으며, 본 실시예의 제 1 방열 패스 그룹(130_1)내의 메인 방열 패턴(130a)은 한 쌍이 구비되고, 이들 한 쌍의 메인 방열 패턴(130a)은 서로 대칭을 이루도록 구성될 수 있다. 하지만 메인 방열 패턴(130a)의 구조는 여기에 한정되지 않고 다양한 형태로 절곡 가능함은 물론이다.
상기 서브 방열 패턴(130b)은 상기 메인 방열 패턴(130a) 주변에 예를 들어 스트라이프 형태로 복수 개가 배치될 수 있다. 서브 방열 패턴(130b)은 메인 방열 패턴(130a)에서 분산되는 열들을 재차 완화시켜 외곽으로 배출시킬 수 있다. 이러한 서브 방열 패턴(130b) 역시 상기 스트라이프 형태에 한정되는 것은 아니며, 다양한 형태를 갖독록 구성될 수 있고, 고온의 열의 충돌에 의한 온도 저하 및 이동 경로의 증대로 인한 온도 저하를 유도할 것이다.
제 2 방열 패스 그룹(130_2) 역시 복수의 방열 패턴들로 구성될 수 있고, 이들은 제 2 하부 배선(110b) 및 제 2 상부 배선(140b)와 전기적으로 연결된다. 이러한 제 2 방열 패스 그룹(130_2)을 구성하는 복수의 방열 패턴들은 퓨즈(120)에서 발생되는 열의 이동 거리를 증대시켜 발열량을 감소시키는 메인 방열 패턴(130a) 및 메인 방열 패턴(130a)의 주변에 위치되는 서브 방열 패턴(130b,130c)으로 구성될 수 있다.
제 2 방열 패스 그룹(130_2)의 메인 방열 패턴(130a)은 제 1 방열 패스 그룹(130-1)에 형성되는 메인 방열 패턴(130a)과 동일한 역할을 하며, 서로 대칭을 이루도록 형성될 수 있다.
한편, 제 2 방열 패스 그룹(130_2)의 서브 방열 패턴(130b,130c)은 제 1 방열 패스 그룹(130_1)의 서브 방열 패턴(130b)과 동일하게 메인 방열 패턴(130a)에서 분산되는 열들을 외곽으로 배출시킬 수 있도록 구성되며, 제 2 하부 배선(110b)의 구조적 특성에 의해, 상기 오목부 근처에 상대적으로 짧은 형태의 서브 방열 패턴(130c)을 더 구비될 수 있다.
이때, 퓨즈(120) 부분에 전류가 집중되기 위해, 하부 배선(110a,110b)은 상부 배선(140a,140b) 보다 상대적으로 높은 저항을 갖도록 하여, 낮은 전류 밀도를 확보가 필요하다. 이에 본 실시예에서는, 퓨즈(120)가 직접 연결되는 제 1 하부 배선(110a) 부분의 저항을 실질적으로 증대시키기 위하여, 제 1 하부 배선(110a)측 보다 제 2 하부 배선(110b)측에 보다 많은 수의 방열 패턴을 위치시킨다.
이와 같은 구성을 갖는 반도체 장치는 퓨즈 컷팅을 위해, 상기 퓨즈(120)에 소정의 전류를 인가하면, 퓨즈(120)의 중심에서 고온의 열이 발생되면서 파열이 이루어진다.
퓨즈(120)의 파열시 발생되는 고온의 열은 퓨즈 주변(120)에 배치된 복수의 방열 패턴들(130a-130c)과 충돌되면서 일차적으로 그 온도가 저하되고, 상기 방열 패턴들(130a-130c)의 경로를 따라 흐르면서 이차적으로 온도가 자체 감소되어, 실질적으로 외부로 배출되는 열은 외부에 영향이 작은 저온을 갖게 된다. 이에 따라, 퓨즈 파열로 인한 인접 셀의 열적 부담을 줄일 수 있다.
또한, 제 1 및 제 2 방열 패스 그룹들(130_1,130_2)은 도 5에 도시된 바와 같이 제 1 및 제 2 상,하부 배선(110a,140a,110b,140b) 사이 각각에 루프형(loop) 방열 패턴(135)을 더 포함할 수 있다. 루프형 방열 패턴(135)은 제 1 및 제 2 상,하부 배선(110a,140a,110b,140b)의 가장자리에 배치되어, 메인 방열 패턴(130a) 및/또는 서브 방열 패턴(130b,130c)에서 완화된 잔열들을 다시 한번 루핑시켜 더 온도 강하된 상태로 외부로 배출시킨다.
이때, 제 1 및 제 2 방열 패스 그룹들(130_1,130_2)은 제 1 및 제 2 상,하부 배선(110a,140a,110b,140b)의 크기 및 상기 루프 형태의 방열 패턴(135)의 선폭에 따라, 메인 방열 패턴(130a) 및 서브 방열 패턴(130b,130c)이 일부 삭제될 수도 있다.
이와 같은 루프형 방열 패턴(135)의 추가로 보다 퓨즈 파열시 발생되는 열을 보다 더 낮추어, 인접하는 소자의 특성 변경을 방지할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 퓨즈 주변에 퓨즈와 유사한 콘택 구조를 갖도록 다양한 형태의 방열 패턴들을 형성한다. 이에 따라, 퓨즈 파열시 발생되는 고온은 방열 패턴과의 충돌 및 그것의 패스에 의해 자체적으로 감소되어, 외부에 영향의 적은 저온의 열이 외부로 배출된다. 이에 따라, 인접하는 셀의 열적 부담이 감소된다.
또한, 본 발명에서는 방열 패턴의 조밀도를 조절하여, 하부 배선쪽의 전류 밀도를 개선시킬 수 있어, 퓨즈 파열 효율 또한 개선이 가능하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110a : 제 1 하부 배선 110b : 제 2 하부 배선
120 : 퓨즈 130_1 : 제 1 방열 패스 그룹
130_2 : 제 2 방열 패스 그룹 140a : 제 1 상부 배선
140b : 제 2 상부 배선

Claims (17)

  1. 한 쌍의 배선;
    상기 한 쌍의 배선 사이에 연결되는 전기적 퓨즈; 및
    상기 한 쌍의 배선 사이에 연결되며, 상기 전기적 퓨즈의 주변에 배치되는 복수의 방열 패턴을 포함하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 복수의 방열 패턴은 그 일단이 상기 전기적 퓨즈와 인접 배치되고, 타단이 상기 한 쌍의 배선의 외곽쪽을 향하도록 구성되는 메인 방열 패턴을 포함하는 반도체 집적 회로.
  3. 제 2 항에 있어서,
    상기 메인 방열 패턴은 적어도 한번 절곡된 부분을 갖는 반도체 집적 회로.
  4. 제 2 항에 있어서,
    상기 복수의 방열 패턴은 상기 메인 방열 패턴의 주변에 배치되는 복수의 서브 방열 패턴을 더 포함하는 반도체 집적 회로.
  5. 제 4 항에 있어서,
    상기 서브 방열 패턴은 스트라이프 형태를 갖는 반도체 집적 회로.
  6. 제 1 항에 있어서,
    상기 복수의 방열 패턴은 상기 한 쌍의 배선 외곽을 둘러싸는 루프형 방열 패턴을 더 포함하는 반도체 집적 회로.
  7. 제 1 항에 있어서,
    상기 한 쌍의 배선 중 어느 하나는,
    돌출부를 갖는 제 1 배선부, 및
    상기 제 1 배선부와 소정 거리를 가지고 이격되며, 상기 돌출부를 수용할 정도의 오목부를 갖는 제 2 배선부로 구성되는 반도체 집적 회로.
  8. 제 7 항에 있어서,
    상기 전기적 퓨즈는 상기 제 1 배선부의 상기 돌출부와 콘택되는 반도체 집적 회로.
  9. 제 1 항에 있어서,
    상기 한 쌍의 배선중 어느 하나는 프로그램 전압원과 전기적으로 연결되고,
    다른 하나는 접지단과 전기적으로 연결되는 반도체 집적 회로.
  10. 소정 면적을 갖는 제 1 하부 배선;
    상기 제 1 하부 배선과 동일 평면에 위치되며, 상기 제 1 하부 배선과 소정 거리를 두고 이격 배치되는 제 2 하부 배선;
    상기 제 1 하부 배선과 오버랩되도록 구성되는 제 1 상부 배선;
    상기 제 1 상부 배선과 동일 평면에 위치되고, 상기 제 1 상부 배선과 소정 거리를 두고 이격 배치되며, 상기 제 2 하부 배선과 오버랩되는 제 2 상부 배선;
    상기 제 1 하부 배선 및 상기 제 2 상부 배선과 전기적으로 연결되는 퓨즈;
    상기 제 1 하부 배선 및 상기 제 1 상부 배선 사이에 전기적으로 연결되며, 상기 퓨즈 주변에 배치되는 제 1 방열 패스 그룹; 및
    상기 제 2 하부 배선 및 상기 제 2 상부 배선 사이에 전기적으로 연결되며, 상기 퓨즈 주변에 배치되는 제 2 방열 패스 그룹을 포함하는 반도체 집적 회로.
  11. 제 10 항에 있어서,
    상기 제 1 방열 패스 그룹을 구성하는 복수의 방열 패턴들은 상기 제 2 방열 패스 그룹을 구성하는 복수의 방열 패턴들보다 작은 수를 갖는 반도체 집적 회로.
  12. 제 10 항에 있어서,
    상기 제 1 방열 패스 그룹 및 제 2 방열 패스 그룹 중 적어도 하나는,
    일단은 퓨즈에 인접 배치되고 타단은 배선의 외곽에 인접하여 배치되며 적어도 하나의 굴곡부를 갖는 메인 방열 패턴; 및
    상기 메인 방열 패턴의 주변에 배치되는 적어도 하나의 서브 방열 패턴을 포함하는 반도체 집적 회로.
  13. 제 12 항에 있어서,
    상기 서브 방열 패턴은 스트라이프 구조를 갖는 반도체 집적 회로.
  14. 제 10 항에 있어서,
    상기 제 1 하부 배선은 상기 제 2 하부 배선쪽으로 인출되는 돌출부를 갖고,
    상기 제 2 하부 배선은 상기 돌출부를 수용하는 오목부를 갖는 반도체 집적 회로.
  15. 제 14 항에 있어서,
    상기 퓨즈는 상기 제 1 하부 배선의 돌출부에 콘택되는 반도체 집적 회로.
  16. 제 10 항에 있어서,
    상기 제 1 방열 패스 그룹은 상기 제 1 상,하부 배선의 외곽을 둘러싸는 루프 패턴을 더 포함하는 반도체 집적 회로.
  17. 제 10 항에 있어서,
    상기 제 2 방열 패스 그룹은 상기 제 2 상,하부 배선의 외곽을 둘러싸는 루프 패턴을 더 포함하는 반도체 집적 회로.
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