KR20080054791A - 반도체 장치의 퓨즈 구조물 - Google Patents

반도체 장치의 퓨즈 구조물 Download PDF

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Abstract

본 발명의 바람직한 실시예에서 이 퓨즈 구조물은 제 1 도전막 및 제 2 도전막이 적층된 양 단부에 각각 콘택부를 갖는 퓨즈 패턴과, 상기 콘택부에 각각 접속된 제 1 전극 및 제 2 전극을 포함한다. 상기 퓨즈 패턴은 퓨즈 프로그램시 전기적으로 단선되는 것이 특징이다. 퓨즈 프로그램시 퓨즈 패턴이 전기적으로 단선되어 신호 경로가 차단되고, 전극이 접속되는 퓨즈 패턴 양단의 패드부로 부터 이격된 퓨즈 패턴의 중앙부분에 병목부를 형성함으로써 퓨즈 패턴의 파괴가 전극의 콘택부분으로부터 이격되도록 할 수 있다. 그 결과, 퓨즈 프로그램 후 파괴부분의 프로파일을 향상시킬 수 있으며, 프로파일 불량으로 인한 누설 전류를 막을 수 있다.
주울열, 전기적 퓨즈, 파괴

Description

반도체 장치의 퓨즈 구조물{FUSE STRUCTURE INTEGRATED IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 각각 종래기술에 따른 퓨즈 구조물의 평면도 및 단면도.
도 2a 및 도 2b는 각각 종래기술에 따른 퓨즈 구조물의 퓨즈 프로그램 후 평면도 및 단면도.
도 3a 및 도 3b는 각각 본 발명의 제 1 실시예에 따른 퓨즈 구조물의 평면도 및 단면도.
도 4a 및 도 4b는 각각 본 발명의 제 2 실시예에 따른 퓨즈 구조물의 평면도 및 단면도.
도 5a 및 도 5b는 각각 본 발명의 실시예들에 따른 퓨즈 구조물의 프로그램 후 평면 사진.
도 6은 본 발명의 실시예들에 따른 퓨즈 구조물의 프로그램 후 단면 사진.
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로 반도체 장치의 퓨즈 구조물에 관한 것이다.
반도체 장치는 전기신호의 경로를 전환하여 불량 회로를 정상회로로 대체하거나, 특정 회로를 입력신호로부터 차단함으로써 저장정보를 보호하는 기능이 요구된다. 이를 위하여 회로에 퓨즈를 형성함으로써 상기 퓨즈의 단선에 의해 신호의 경로를 전환한다.
일반적으로 퓨즈는 레이저에 의해 파괴되어 끊어지는 레이저 퓨즈 구조와, 강한 전류에 의해 저항이 변화되는 전기적 퓨즈 구조로 구분될 수 있다. 높은 에너지의 레이저 빔이 레이저 퓨즈 구조에 조사될 때, 퓨즈가 완전히 끊어져 신호의 경로가 차단된다. 이에 비해, 전기적 퓨즈 구조는 강한 전류에 의해 변화되는 저항을 이용하여 논리적으로 회로를 차단하는데 사용된다.
도 1a은 종래의 전기적 퓨즈 구조물을 나타낸 평면도이고, 도 1b는 도 1의 I-I'를 따라 취해진 단면도이다.
도 1a 및 도 1b를 참조하면, 종래의 전기적 퓨즈 구조는 제 1 도전막(10)과 상기 제 1 도전막(10) 상의 제 2 도전막(12)을 포함한다. 상기 제 1 도전막(10)은 상기 제 2 도전막(12)에 비해 상대적으로 저항이 높은 물질로 형성된다. 일반적으로, 상기 제 1 도전막(10)은 폴리실리콘으로 형성되고, 상기 제 2 도전막(12)은 실리사이드로 형성된다. 상기 제 2 도전막(12)의 양 단부는 배선(14a, 14b)이 연결되는 콘택부분을 가진다.
퓨즈 프로그램 전에는, 제 1 배선(14a) 및 제 2 배선(14b) 사이의 전류(I1)은 저항이 낮은 제 2 도전막(12)을 통하여 흐른다. 따라서, 상기 퓨즈를 통과한 전류값은 제 1 레벨을 가진다.
도 2a 및 도 2b는 퓨즈 프로그램 후의 퓨즈 구조물을 나타낸 도면이다.
도 2a 및 도 2b를 참조하면, 퓨즈 프로그램 시 상기 제 1 배선(14a) 및 상기 제 2 배선(14b)을 통해 프로그램 전류가 흐른다. 상기 제 2 도전막(12)을 흐르는 전류에 의해 상기 제 2 도전막(12)이 끊어져 퓨즈가 오픈된다.
종래의 퓨즈 구조에서, 퓨즈의 제 2 도전막(12)은 배선에 비해 저항이 높기 때문에 전류는 급격한 저항의 증가로 인해 배선이 연결된 부분 부근에서 줄열(jule heat)이 발생되어 상기 제 2 도전막(12)이 끊어진다. 퓨즈 프로그램 후, 단선된 부분(12a)은 전류 경로가 차단되어 전류는 상기 제 1 도전막(10)을 통해 흐른다. 따라서, 상기 제 1 도전막(10)과 상기 제 2 도전막(12)의 저항 차이는 퓨즈 프로그램 전 전류(I1)와 퓨즈 프로그램 후 전류(I2)의 차이를 유도하고, 상기 퓨즈를 통과한 전류값은 상기 제 1 레벨보다 낮은 제 2 레벨을 가진다.
상술한 것과 같은 종래의 퓨즈 구조는 퓨즈 프로그램 이후에도 전류가 흐르기 때문에 퓨즈 프로그램 전후의 전류 레벨을 비교하여 논리적으로 신호 경로를 차단하는 논리회로가 추가되어야 한다. 또한, 배선에 인접한 부분(12a)에서 파열되어 프로그램 후 퓨즈 패턴의 프로파일이 불량해져 누설전류가 많이 흐르는 문제가 있다.
본 발명의 기술적 과제는 퓨즈 프로그램 후 퓨즈가 전기적으로 단선될 수 있는 구조를 가지는 퓨즈 구조물을 제공하는데 있다.
본 발명의 다른 기술적 과제는 라인 형상의 퓨즈 중앙부분에 주울열이 집중 되어 주앙부분에서 파열되는 퓨즈 구조물을 제공하는데 있다.
본 발명의 다른 기술적 과제는 퓨즈 프로그램 시 퓨즈가 전기적으로 단선되어 퓨즈를 통한 신호 경로가 완전히 차단되는 퓨즈 구조물을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 퓨즈 프로그램시 퓨즈 패턴이 전기적으로 단선되는 퓨즈 구조물을 제공한다. 본 발명의 바람직한 실시예에서 이 퓨즈 구조물은 제 1 도전막 및 제 2 도전막이 적층된 양 단부에 각각 콘택부를 갖는 퓨즈 패턴과, 상기 콘택부에 각각 접속된 제 1 전극 및 제 2 전극을 포함한다. 본 발명에서, 상기 퓨즈 패턴은 퓨즈 프로그램시 전기적으로 단선되는 것이 특징이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3a는 본 발명의 제 1 실시예에 따른 퓨즈 구조물을 나타낸 평면도이고, 도 3b는 도 3a의 II-II'를 따라 취해진 단면도이다.
도 3a 및 도 3b를 참조하면, 제 1 실시예에 따른 퓨즈 구조물(100)은 제 1 도전막(50)과 제 2 도전막(52)이 적층된 퓨즈 패턴을 포함한다. 상기 퓨즈 패턴은 양 단부에 각각 콘택부(100c)와, 상기 콘택부들(100c) 사이에 선형 부분(100a)로 구성될 수 있다. 상기 콘택부(100c)에 각각 제 1 전극(54a) 및 제 2 전극(54b)이 접속된다.
상기 제 1 도전막(50)은 상기 제 2 도전막(52)에 비해 저항이 높은 물질로 형성될 수 있다. 예컨대, 상기 제 1 도전막(50)은 폴리실리콘막일 수 있고, 상기 제 2 도전막(52)은 실리사이드막일 수 있다.
일반적으로 트랜지스터의 게이트 전극은 절연막 상에 폴리실리콘막 및 실리사이드막이 적층된 구조를 가진다. 따라서, 상기 퓨즈 패턴은 게이트 전극과 동일한 적층구조를 가질 수 있고, 게이트 전극을 형성하는 과정에서 함께 형성될 수도 있다.
본 발명에서, 상기 퓨즈 패턴은 퓨즈 프로그램시 상기 제 2 도전막(52) 뿐만 아니라 상기 제 1 도전막(50)도 파괴되는 것이 특징이다. 따라서, 퓨즈 패턴의 면저항을 증가시켜 주울열이 집중되는 병목부(51)를 가진다. 상기 선형부분(100a)은 상기 콘택부(100c)보다 폭이 좁고, 상기 선형부분(100a)의 중앙에 폭이 좁은 상기 병목부(51)이 형성될 수 있다.
제 1 실시예에서, 상기 병목부(51)는 51a부분에서 보여지는 바와 같이 상기 선형부분(100a)의 폭이 급격히 감소되어 형성될 수 있다. 또한, 상기 병목부(51)의 폭은 상기 선형부분(100a)의 폭의 절반보다 작은 폭으로 형성되어 면저항이 극대화되는 것이 바람직하다.
도 4a는 본 발명의 제 2 실시예에 따른 퓨즈 구조물을 나타낸 평면도이고, 도 4b는 도 4a의 III-III'를 따라 취해진 단면도이다.
도 4a 및 도 4b를 참조하면, 제 2 실시예에 따른 퓨즈 구조물(100)은 제 1 실시예와 마찬가지로, 패드부(100c)와 선형 부분(100a)을 포함하는 퓨즈 패턴과, 상기 퓨즈 패턴의 양 단부에 접속된 제 1 전극(154a) 및 제 2 전극(154b)를 포함한다. 상기 패드부(100c)는 상기 퓨즈 패턴의 양 단부에 각각 형성되고, 상기 선형 부분(100a)은 상기 패드부들(100c) 사이에 위치한다. 상기 퓨즈 패턴은 제 1 도전막(150)과 제 2 도전막(152)이 적층된 구조를 가진다. 상기 제 1 도전막(150)은 상기 제 2 도전막(152)에 비해 저항이 높은 물질로 형성될 수 있다. 예컨대, 상기 퓨즈 패턴은 게이트 전극과 동일한 구조를 가질 수 있다. 즉, 상기 제 1 도전막(150)은 폴리실리콘으로 형성될 수 있고, 상기 제 2 도전막(152)은 실리사이드로 형성될 수 있다.
제 2 실시에에서, 상기 제 2 도전막(152)의 일부분은 끊어져 상기 제 1 도전막(150)이 노출된 오프닝(152a)을 가질 수 있다. 상기 퓨즈 패턴은 퓨즈 프로그램시 상기 제 2 도전막(152) 뿐만 아니라 상기 제 1 도전막(150)도 파괴되는 것이 특징이다. 따라서, 퓨즈 패턴의 면저항을 증가시켜 주울열이 집중되는 병목부(151)를 가진다. 상기 선형부분(100a)은 상기 콘택부(100c)보다 폭이 좁고, 상기 선형부분(100a)의 중앙에 폭이 좁은 상기 병목부(151)가 형성될 수 있다.
제 2 실시예에서, 상기 병목부(151)는 151a부분에서 보여지는 바와 같이 상기 선형부분(100a)의 폭이 점진적으로 감소되어 일정한 폭을 가질 수 있다. 상기 병목부(51)의 폭은 상기 선형부분(100a)의 폭의 절반보다 큰 폭으로 형성되어 퓨즈 프로그램 이전에는 상기 퓨즈 패턴을 통해 흐르는 전류량을 높일 수 있다.
상기 오프닝(152a)은 상기 병목부(151)에 형성된다. 퓨즈 프로그램시 상기 병목부(151)에서 저항이 높은 제 1 도전막(150)을 통해 프로그램 전류(I3)가 흐를 수 있다. 따라서, 상기 오프닝(152a)에 노출된 부분의 제 1 도전막(150b)에 주울열이 집중되어 상기 병목부(151)에서 퓨즈 패턴의 폭이 넓다하더라도 상기 제 1 도전막(150)의 파괴가 가능하다.
도 5a 및 도 5b는 각각 제 1 실시예 및 제 2 실시예에 따른 퓨즈 구조물의 퓨즈 프로그램 후 평면 사진이고, 도 6은 퓨즈 구조물의 퓨즈 프로그램 후 단면 사진이다.
도 5a 및 도 5b에 도시된 것과 같이, 본 발명의 퓨즈 구조물은 퓨즈 프로그램 후 퓨즈 패턴(Fx, Fy)의 병목부(51, 151)에서 파괴되어 전기적으로 단선된다. 도 6에 도시된 것과 같이, 상기 퓨즈 패턴(Fx, Fy)은 제 1 도전막(50, 150) 및 제 2 도전막(52, 152)이 모두 파괴되어 전기적으로 단선된다.
도 7은 본 발명의 바람직한 실시예에 따른 퓨즈 패턴이 구비된 입출력회로를 예시한 등가회로도이다.
도 7을 참조하면, 본 발명에 따른 퓨즈 패턴은 반도체 장치에 소정의 정보를 입력한 후 입력된 정보를 보호하는데 사용될 수 있다. 퓨즈 프로그램 전에는 패 드(PAD)의 입력신호에 응답하여 제 1 게이트(G1)의 출력신호(Y)가 결정되고, 입력데이터(PI)와 출력신호(Y)에 응답하여 출력데이터(PO)가 결정된다. 이 상태에서 반도체 장치에 정보가 저장된다.
퓨즈 프로그램시 프로그램 개시신호(EN)가 입력되어 퓨즈(F1, F2)가 파괴되어 퓨즈 프로그램된다. 도시된 것과 같이, 본 발명에서 퓨즈(F1, F2)는 그 자체로서 신호 경로를 차단하여 신호 경로 온.오프를 논리적으로 판단하기 위한 부가 회로가 필요하지 않다. 상기 퓨즈(F1, F2)가 차단되면 제 1 게이트(G1)의 출력신호(Y)는 로우 레벨이 유지되고, 제 2 게이트(G2)의 출력데이터(PO)는 입력 데이터(PO)와 무관하게 하이 레벨로 유지된다. 결과적으로, 퓨즈 프로그램된 입출력 터미널은 사용될 수 없도록 하여 외부에서 반도체 장치의 억세스가 불가능하도록 함으로써 저장된 정보를 보호할 수 있다.
상술한 것과 같이 본 발명에 따르면, 퓨즈 프로그램시 퓨즈 패턴이 전기적으로 단선되어 신호 경로가 차단되고, 전극이 접속되는 퓨즈 패턴 양단의 패드부로 부터 이격된 퓨즈 패턴의 중앙부분에 병목부를 형성함으로써 퓨즈 패턴의 파괴가 전극의 콘택부분으로부터 이격되도록 할 수 있다. 그 결과, 퓨즈 프로그램 후 파괴부분의 프로파일을 향상시킬 수 있으며, 프로파일 불량으로 인한 누설 전류를 막을 수 있다.
또한, 패드부보다 폭이 좁은 선형부에 폭이 더 좁은 병목부를 형성함으로써 주울열이 병목부에 집중되어 상기 병목부에서 퓨즈 파괴가 일어나도록 할 수 있으 며, 저저항의 제 2 금속막이 상기 병목부에서 끊어진 구조를 형성함으로써 주울 열이 병목부의 제 1 금속막에 집중되도록하여 퓨즈 패턴을 단선시킬 수 있다.
본 발명에 따른 퓨즈 구조물은 퓨즈 패턴 그 자체로 신호 경로를 차단할 수 있기 때문에, 퓨즈 프로그램 전,후 저항의 차이를 비교하여 논리적으로 신호 경로를 차단하는 종래의 전기적 퓨즈 구조물에 비해 부가 회로가 필요하지 않은 장점이 있다.

Claims (13)

  1. 제 1 도전막 및 제 2 도전막이 적층된 양 단부에 각각 콘택부를 갖는 퓨즈 패턴; 및
    상기 콘택부에 각각 접속된 제 1 전극 및 제 2 전극을 포함하되,
    퓨즈 프로그램시 상기 퓨즈 패턴은 전기적으로 단선되는 것을 특징으로 하는 반도체 장치의 퓨즈 구조물.
  2. 청구항 1에 있어서,
    상기 퓨즈 프로그램 후, 상기 제 1 도전막 및 상기 제 2 도전막이 끊어진 것을 특징으로 하는 퓨즈 구조물.
  3. 청구항 1에 있어서,
    상기 퓨즈 패턴은 상기 콘택부들 사이에 선형 부분을 가지되, 상기 선형 부분의 중앙에 폭이 좁은 병목부를 가지는 것을 특징으로 하는 반도체 장치의 퓨즈 구조물.
  4. 청구항 3에 있어서,
    상기 병목부에 상기 제 2 도전막이 끊어져 상기 제 1 도전막이 노출된 오프닝을 갖는 것을 특징으로 하는 반도체 장치의 퓨즈 구조물.
  5. 청구항 3에 있어서,
    상기 병목부는 상기 선형부의 폭이 급격히 감소된 영역인 것을 특징으로 하는 퓨즈 구조물.
  6. 청구항 5에 있어서,
    상기 선형부 폭은 상기 병목부 폭의 적어도 2배인 것을 특징으로 하는 퓨즈 구조물.
  7. 청구항 3에 있어서,
    상기 병목부는 상기 선형부의 폭이 점진적으로 감소되어 일정한 폭을 유지하는 것을 특징으로 하는 퓨즈 구조물.
  8. 청구항 7에 있어서,
    상기 병목부의 폭이 일정한 부분은 적어도 상기 선형부 폭의 절반보다 큰 것을 특징으로 하는 퓨즈 구조물.
  9. 청구항 7에 있어서,
    상기 병목부에서 상기 제 2 도전막이 단선되어 상기 제 1 도전막이 노출된 오프닝을 갖는 것을 특징으로 하는 반도체 장치의 퓨즈 구조물.
  10. 청구항 3에 있어서,
    상기 퓨즈 프로그램시 상기 병목부에서 상기 퓨즈 패턴은 전기적으로 단선되는 것을 특징으로 하는 퓨즈 구조물.
  11. 청구항 3에 있어서,
    상기 퓨즈 프로그램 후, 상기 병목부의 상기 제 1 도전막 및 상기 제 2 도저막이 끊어진 것을 특징으로 하는 퓨즈 구조물.
  12. 청구항 1에 있어서,
    상기 제 2 도전막은 상기 제 1 도전막보다 저항이 낮은 것을 특징으로 하는 퓨즈 구조물.
  13. 청구항 12에 있어서,
    상기 제 1 도전막은 폴리실리콘막이고, 상기 제 2 도전막은 실리사이드막인 것을 특징으로 하는 퓨즈 구조물.
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* Cited by examiner, † Cited by third party
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WO2016159432A1 (ko) * 2015-03-31 2016-10-06 울산대학교 산학협력단 과전류 보호용 마이크로 퓨즈 및 그 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170099B (zh) * 2007-11-30 2012-03-28 上海宏力半导体制造有限公司 多晶硅硅化物电熔丝器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337507B1 (en) * 1995-09-29 2002-01-08 Intel Corporation Silicide agglomeration fuse device with notches to enhance programmability
US20050269666A1 (en) * 2004-06-07 2005-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuses as programmable data storage
JP3515556B2 (ja) * 2001-12-04 2004-04-05 株式会社東芝 プログラマブル素子、プログラマブル回路及び半導体装置
US6580156B1 (en) * 2002-04-04 2003-06-17 Broadcom Corporation Integrated fuse with regions of different doping within the fuse neck

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016159432A1 (ko) * 2015-03-31 2016-10-06 울산대학교 산학협력단 과전류 보호용 마이크로 퓨즈 및 그 제조 방법

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