CN1768423B - 半导体装置 - Google Patents

Abstract

通过稳定地将熔丝(3)的熔化部分与导电层(5A，5B)分离，允许熔丝(3)的可靠熔化。包括熔丝主体(3A)和由其连接的两个焊盘(3Ba，3Bb)以及单独连接到该两个焊盘(3Ba，3Bb)的两个导电层(5A，5B)的熔丝(3)形成于半导体基板(1)上的多层结构内。定义熔丝主体(3A)的长度，使得当在两个导电层(5A，5B)之间施加电压且熔丝(3)熔化时，熔丝(3)的熔化位置被定位在远离交叠在导电层(5A，5B)上的区域的熔丝主体(3A)内。

Description

半导体装置

技术领域

本发明涉及在半导体衬底上的多层结构内具有由导电材料制成的熔丝的半导体装置。

背景技术

按照常规，对于用于调整半导体集成电路(IC)的特性的技术(微调(trimming)技术)，例如有使用由多晶硅制成的熔丝的技术以及使用Zener-zap二极管的技术。

使用熔丝的微调技术可以与经常用于IC中晶体管的栅电极或者电阻器的多晶硅层的形成同时地制作该熔丝，而且该修正技术可以通过仅在待切断的电流路径中插入该熔丝的简单配置而调整特性，因此该技术得到广泛使用。通常使用激光束辐射或者对熔丝施加电流而熔化该熔丝。

图9和10示出了以调整电阻值为例，通过施加电流而使熔丝熔化的微调电路。图9为该修整电路的配置的电路图。

图9所示电路的串联电阻器R包含参考电阻器R0(电阻值为r0)以及微调电阻器R1和R2(电阻值为r1和r2)。电阻器R0至R2串联连接。由多晶硅制成的熔丝F1和F2并联连接到微调电阻器R1和R2。电极极板PD1连接到位于参考电阻器R0和微调电阻器R1之间的节点，电极极板PD2连接到位于微调电阻器R1和R2之间的节点，电极极板PD3连接到微调电阻器R2的另一侧。

图10A和图10B为熔丝F1的俯视图和截面视图。半导体衬底100上形成了绝缘膜101。绝缘膜101上形成了包含多晶硅的熔丝F1。形成熔丝F1的多晶硅层102被图形化成具有包含两个焊盘(pad)102Ba和102Bb以及连接这两个焊盘的熔丝主体102A的形状。此外，熔丝主体102A包含熔丝线部分102Aa和连接部分102Ab，该连接部分102Ab被制成距离熔丝线102Aa的两端之外越远时变得越宽，其目的为分散各个角处的电场密度。

多晶硅层102上形成了包含例如氧化硅或者氮化硅的层间绝缘膜103。该层间绝缘膜103具有基本上位于多晶硅层102的两端处的焊盘102Ba和102Bb的中心的孔(开口)。由此形成焊盘开口(孔)103A和103B。使用尺寸比层间绝缘膜103的焊盘开口103A和103B大一个数量级的图案制作电极层104A和104B。电极层104A和104B作为电导线(互连)扩展到IC芯片的外围边缘并连接到电极极板PD1和PD2，如图9所示。

在具有该配置的微调电路中，例如，当在晶片处理的最后阶段检查该IC的特性时，根据该IC特性的测量结果，在需要的时候将熔丝F1和F2熔化以使预定特性接近理想值。特别地，当电阻器R的值实际上就是r0时，不熔化熔丝，但是当要使电阻器R的值大于r0时，则熔化熔丝F1或者F2。当熔化熔丝F1时，将针粘附到电极极板PD1和PD2并施加预定电流。其结果为，多晶硅层102的熔丝主体102A中电流密度增大，多晶硅层102在这一部分被熔化，且熔丝F1被切断。其结果为，电阻器R的值变成(r0+r1)。以相同的方法，当通过从电极极板PD2和PD3施加电流而熔化熔丝F2时，电阻器R的值变成(r0+r2)。当熔丝F1和F2都被熔化时，电阻器R的值变成(r0+r1+r2)。

然而，在这种常规熔丝中，熔丝的熔化位置不固定，熔丝有时候在图10A所示的点Z1处被熔化。在这种情况下，电极层由于所产生的热而溶解到熔丝并连接多晶硅的熔化位置，因此其缺点为熔丝无法充分熔化。

发明内容

本发明的目标是提供一种半导体装置，该装置能够稳定地将熔丝的熔化位置与导电层分隔开并因此能够可靠地熔化熔丝。

根据本发明的第一半导体装置为包含下述部件的半导体装置：熔丝(3)，具有熔丝主体(3A)和由熔丝主体(3A)连接的两个焊盘(3Ba，3Bb)；以及单独连接到两个焊盘(3Ba，3Bb)的两个导电层(5A，5B)，上述部分被制作在半导体衬底(1)上的多层结构内，其特征在于定义熔丝主体(3A)的长度(L1)，使得当在两个导电层(5A，5B)之间施加电压以熔化熔丝(3)时，熔丝(3)的熔化位置被定位在远离导电层(5A，5B)上交叠的区域的熔丝主体(3A)内。

优选地，熔丝主体(3A)的宽度均小于两个焊盘(3Ba，3Bb)的宽度，且熔丝主体(3A)的长度(L1)为1.8μm至20μm。

根据本发明的第二半导体装置为包含下述部件的半导体装置：熔丝(3)，具有熔丝主体(3A)和由熔丝主体(3A)连接的两个焊盘(3Ba，3Bb)；以及单独连接到两个焊盘(3Ba，3Bb)的两个导电层(5A，5B)，上述部分被制作在半导体衬底(1)上的多层结构内，其特征在于在上述两个导电层(5A，5B)的至少一个内定义包括具有焊盘(3Ba，3Bb)的接触区域(4A，4B)的导电层(5A，5B)的部分的宽度(W3)，使得当在两个导电层(5A，5B)之间施加电压以熔化熔丝(3)时，熔丝(3)的熔化位置被定位在远离导电层(5A，5B)上交叠区域的熔丝主体(3A)内。

优选地，包括接触区域(4A，4B)的导电层(5A，5B)的部分的宽度(W3)为6μm至14μm。

在该第一或第二半导体装置内，优选地，两个导电层(5A，5B)中至少一个含有连接到相应焊盘(3Ba，3Bb)并具有预定宽度(W3)的部分，以及宽度比具有预定宽度(W3)的部分窄的互连(电学导线)部分。或者，优选将宽度窄于导电层(5A，5B)的互连层连接到上述两个导电层(5A，5B)中的至少一个。

而且，上述两个导电层(5A，5B)之间的距离(D0)优选大于熔丝(3)的上述两个焊盘(3Ba，3Bb)之间的距离(L1)。

此外，在上述两个导电层(5A，5B)的至少一个中，从连接导电层(5A，5B)和焊盘(3Ba，3Bb)的接触区域(4A，4B)到接触熔丝主体(3A)的焊盘(3Ba，3Bb)边缘的距离(D4)优选为0.25μm至0.90μm。

根据该第一或者第二半导体装置，当对上述两个导电层(5A，5B)施加电压时，电流从位于正极一侧的导电层(5A，5B)通过接触区域(4A或者4B)流到熔丝(3)。其结果为，在熔丝(3)内出现由于焦耳热引起的热传导和热辐射(散逸)。这些热一部分主要逃逸到两个导电层(5A，5B)。而且，由于熔丝(3)内的热传导效应，出现热的移动。因此，加热的峰值点从熔丝(3)的中心转移(偏置)到位于正极一侧的导电层(5A，5B)一侧。

在根据本发明的第一半导体装置和第二半导体装置中，熔丝主体(3A)的长度(L1)被适当地定义，因此加热峰值点不会过度靠近位于正极一侧的导电层(5A或5B).其结果为，，熔丝(3)的熔化位置比交叠在导电层(5A，5B)上的熔丝(3)的区域更接近熔丝主体(3A)的中心，即熔化位置远离导电层端.

此外，在根据本发明的第二半导体装置中，包括具有焊盘的接触区域的导电层部分的宽度被定义成，使得熔丝(3)的熔化位置比交叠在导电层(5A，5B)上的熔丝(3)的区域更接近熔丝主体(3A)的中心。因此，热产生和热散逸得到平衡，且熔丝(3)熔化位置远离导电层端。

按照这个方式，适当地设定熔丝主体(3A)的长度(L1)，使得熔丝(3)的熔化位置不会变得太靠近导电层(5A，5B)，因此在导电层(5A，5B)的边缘部分不容易发生导电层(5A，5B)和熔丝(3)之间的短路。其结果为，在熔丝切断时电阻可以有效并稳定地增加，并可降低熔丝缺陷率。

其结果为，采用该半导体装置，几乎完全忽略熔丝缺陷成为可能，且可以消除用于检查熔丝(3)的工作和成本。

此外，当具有熔丝(3)的选择电路(10)时，可以在该半导体装置的产品发货时检测使用熔丝(3)调整特性的必要性/不必要性，并可提供低缺陷率且易于使用的半导体产品。

附图说明

图1A为根据本发明实施例的熔丝的俯视图。

图1B为其截面图。

图2为示出切断时间与导电层宽度的关系的图示。

图3为示出切断时间与焊盘边缘和接触区域之间距离的关系的图示。

图4为示出切断时间与熔丝主体长度的关系的图示。

图5为根据SEM照片绘制的熔丝的示意性截面图，其中通过长时间施加偏压熔化该熔丝，从而使电阻值偏离标准值。

图6为根据SEM照片绘制的熔丝倾斜断裂的示意性截面图。

图7A至7C为以约1.8μm为中心改变熔丝主体长度L1时，根据SEM照片绘制的熔化之后的熔丝的示意性截面图。

图8为包含根据本发明第二实施例的熔丝选择电路的驱动电压控制电路的配置的电路图。

图9为通过施加电流熔化熔丝的微调电路的图示。

图10A为该微调电路的熔丝结构的俯视图。

图10B为其截面图。

具体实施方式

[第一实施例]

图1A和图1B为根据本发明实施例的熔丝的俯视图和截面视图。

半导体衬底1上形成了绝缘膜2.绝缘膜2上形成了包含诸如多晶硅的导电材料的熔丝3.熔丝3包含两个焊盘3Ba和3Bb以及连接这两个焊盘的熔丝主体3A.熔丝主体3A包含熔丝线3Aa和连接3Ab，其中连接3Ab被制成距离熔丝线3Aa的两端之外越远时变得越宽，其目的为分散各个角处的电场密度.这些熔丝线3Aa、两个连接3Ab、和两个焊盘3Ba和3Bb例如都是通过对由掺P型或者N型杂质的多晶硅薄膜组成的导电薄膜进行图形化而制成的.

熔丝3上形成了例如由氧化硅或者氮化硅制成的层间绝缘膜4。对层间绝缘膜4开孔，使得在熔丝3两端的焊盘3Ba和3Bb的基本中心处具有开孔。由此形成开口(开孔)4A和4B。使用尺寸比层间绝缘膜4的开口4A和4B大一号的图案制作导电层5A和5B。注意，开口4A和4B构成了本发明的“接触区域”的一个实施例。

在此，在具有该配置的熔丝中，每个部分的长度L和宽度W以及各部分之间的距离D的定义如图1A所示。长度L为在电流流过熔丝的方向上的尺寸，宽度W是指与电流方向垂直的方向上的尺寸。

熔丝3Aa的长度定义为L0，熔丝主体3A的长度定义为L1，链接3Ab的长度定义为L2，两个导电层5A和5B的长度定义为L3。此外，包含接触区域4A或4B的部分的宽度定义为W3。此外，导电层5A和5B之间的尺寸定义为D0，熔丝线3Aa和接触区域4A之间的距离以及另一个接触区域4B和熔丝线3Aa之间的距离定义为D2，熔丝主体3A和导电层5A或者5B之间的距离定义为D3，接触区域4A到焊盘3Ba的熔丝侧端的距离以及接触区域4B到焊盘3Bb的熔丝侧端的距离定义为D4。

注意，并非总是需要如附图1A所示水平对称地形成熔丝3。对于非对称情形，上述长度L、宽度W、和距离D的定义适用于至少在施加偏压(偏置)时变成正极的一侧。在下文中，假设导电层5A为正极侧。

此外，熔丝主体和导电层之间的距离D3还可以为0。注意，距离D3优选为正值，因为可以将电阻值高于焊盘并熔断的熔丝主体与导电层5A分隔开。相反地，当距离D3太大时，距离D2变大，熔丝主体3A到电流供应点(接触区域4A)的距离太大，而且对加热没有太大贡献的电阻分量增加，因此在该点存在适当的范围。

此外，连接3Ab具有朝焊盘侧变大的形状，但它们可以为任意形状。而且，是否设有连接3Ab均可以。

在本实施例中，在特定的偏置条件下，熔丝的熔化位置根据熔丝3的三维形状也就是说(熔丝3的薄膜厚度和平面图案及材料)、至少位于正极侧上的导电层5A的三维形状(即导电层的薄膜厚度和平面图案及材料)、以及在上述描述中定义的另外各种结构参数而改变。

通过各种研究了解到，各种结构参数中对熔丝的熔化位置影响很大的参数为熔丝主体的长度L1、包含接触区域4A的导电层的部分的宽度W3、熔丝线3Aa和接触区域4A之间的距离D2、以及接触区域4A到焊盘端部的距离D4。与熔丝线3Aa的宽度相比，其长度L0或者熔丝主体3A的长度L1对熔化部分位置的影响很大。此外，导电层5A的长度L3对散热能力有影响，但导电层5A的接触区域4A的宽度W3对熔化部分的位置有更大的影响。

基于这些发现，本发明者将在下文中描述三个结构参数L1、W3、和D4的中每一个与熔丝熔化时间(下文中称之为“切断时间”)之间关系的检查结果。注意，已经发现熔丝线和接触区域之间的距离D2属于对图1A的结构影响较大的参数组，但是在本实施例中连接3Ab是可选的，因此在此未对其展开研究。

本发明人改变了三个结构参数L1、W3、和D4中的不同参数，但其余参数使用典型值。如果解释典型的其它结构参数，熔丝主体的长度L1以及导电层之间的距离D0为2.5μm至6.0μm，导电层的长度L3和宽度W3为6μm至10μm，熔丝线3Aa的宽度为零点几个微米，距离D2、D3、和D4为0.5至1.5μm、0.01至0.3μm、和零点几个微米。此外，绝缘膜2的厚度为几百纳米，多晶硅的膜厚为几十至250nm，氧化硅薄膜4的厚度为200至500nm。从底层起，导电层连续包含Ti/TiON/Ti/Al/TiON。此时，熔丝的初始电阻值为500至800Ω，薄层电阻为几十至150Ω/□。

图2示出了切断时间与导电层宽度W3的关系。当导电层宽度W3太小或者太大时，切断时间变长。此外，当切断时间不超过1μs时，导电层宽度W3的最佳范围为6μm至14μm。在此，以1μs的切断时间作为标准，其原因是从改变各种结构参数的变化数据的经验中发现，当熔化所花的时间超过1μs时，不满足电阻标准20MΩ或更大的熔丝的出现被认为是熔化开始。特别地，如图2所示，当导电层宽度W3设成小于6μm时，熔化熔丝并使其电阻值落在不低于20MΩ的标准内所需的切断时间突然变得更长。

通过施加偏置电压长于1μs的时间使熔丝熔化，从而使其电阻值偏离标准值，使用SEM分析这样的熔丝。图5示出了基于该装置截面的SEM照片绘制的示意性截面视图。

从图5可以看出，多晶硅薄膜3的断开位置Z位于施加了正电压的导电层(Al电极)5A一侧。在该正极侧，Ti/TiON/Ti层5C被熔融并与多晶硅形成合金层。此外，铝(Al)被熔化到施加了接地电势的导电层5B一侧上，由此形成铝和多晶硅的合金层。这些合金层的电阻低于多晶硅。由于这种合金层的存在，熔丝的电阻值不再满足电阻标准20MΩ或更大。

图3示出了切断时间与焊盘边缘和接触区域之间距离D4的关系。

该距离D4也呈现与图2中所示的导电层宽度W3与切断时间的关系具有相同趋势的切断时间关系。当距离D4太小或者太大时，切断时间变长。此外，当切断时间为1μs或更短时，距离D4的最佳范围为0.25μm至0.9μm。在此，与前面所述相同的方式，以1μs的切断时间作为最佳范围的标准。特别地，如图3所示，当距离D4设成小于0.25μm时，熔化熔丝使其电阻值落在不低于20MΩ的标准内所需的切断时间突然变得更长。其原因和前述图5的原因相同，当施加偏压施加时间变长时，形成Ti/TiON/Ti层和多晶硅的合金层或者铝(Al)和多晶硅的合金层，而且熔丝电阻值在切断之后只有增大到某一程度。

图4示出了切断时间与熔丝主体长度L1的关系。

切断时间和熔丝主体长度L1关系的趋势不同于导电层宽度W3和距离D4与切断时间的关系。当长度L1变小时，切断时间在长度L1约为1.55μm处突然变长。然而，当长度L1变长时，切断时间变得越来越长，并在长度L1达到某一长度时饱和。从时间方面来看，切断时间几乎没有任何改变。此外也已经证实，当熔丝主体的长度L1变长时，存在一个极限，在该极限之后熔丝在任何偏压情况下都不会被切断。当从实验上通过具有各种结构参数的样品确定该极限点时，发现熔丝主体的长度L1约为20μm时对应该极限。因此，按照与前两个示例的情形相同的方式，当应用1μs或更短的切断时间时，熔丝主体的长度L1的范围可以定义为“1.55μm至20μm”。

注意，从“倾斜断裂”这另一个角度看，需要限制熔丝主体长度L1.“倾斜断裂”是指如下现象：不在接触区域4A或4B内形成Ti/TiON/Ti层和多晶硅的合金层或者铝(Al)和多晶硅的合金层，而是层间绝缘膜4在紧靠正极侧导电层5A的边缘下破裂并在该位置出现多晶硅的合金.

图6示出了基于SEM照片绘制的具有倾斜断裂的熔丝的示意性截面图。当出现倾斜断裂时，熔丝短路，因此电阻值突然降低。其结果为，熔丝电阻值变得远低于认为出现熔化的“不低于20MΩ的”电阻标准值。

为了优化上述熔丝主体长度L1的范围“1.55μm至20μm”以降低熔丝熔化的缺陷率，其下限值一侧必须满足不发生倾斜断裂这一条件。也就是说，当熔丝的熔化位置即使只高出导电层5A边缘一点，倾斜断裂的可能性突然增大，因此熔丝主体长度L1的范围必须受到限制以便不允许这种状况。

图7A至7C为在以约1.8μm为中心改变熔丝主体长度L1时，根据SEM照片绘制的熔化之后的熔丝的示意性截面图。此时，倾斜断裂的可能性非常高。在熔丝断裂位置的中心Z2基本上与导电层5A边缘一致的图7B中，熔丝主体的长度L1为1.8μm。而且此时，倾斜断裂的可能性高，但是当长度L1变成大于1.8μm时，即使改变的量很小，倾斜断裂的可能性也降低。于是，如图7C所示，当熔丝主体的长度L1变得充分大于1.8μm时，断裂位置的中心Z3远离导电层5A的边缘，因此倾斜断裂的可能性基本上变为零。对于图7A的情况，熔丝的分离部分几乎互相接触，因此切断时间变得非常长。对于图7B的情况，熔丝主体的分离部分相距很远，因此切断时间突然降低且有时进入标准范围(不长于1μs)。注意，有可能出现倾斜断裂，因此根据该情况，切断时间偏离标准值的可能性仍然存在。当熔丝主体长度L1长于图7B中的值，即使只比该值大一点时，倾斜断裂的可能性降低，因此切断时间进入标准范围。如图7C所示，当熔丝的分离变得足够大时，即使分离距离变得比该值大得多，电阻值也没有改变太多，因此切断时间稳定于下侧。

按照这个方式，熔丝主体长度L1的值为1.8μm可以说是实际范围的下限边界。因此，熔丝主体长度L1的适当范围变为“1.55μm至20μm”，进一步优选地为“大于1.8μm至20μm”。

根据本实施例，通过使用上述三个结构参数L1、W3、和D4中的一个或者这些参数中任意多个的组合，可以大幅降低熔丝熔化后电阻值偏离标准值的可能性。

按照常规，熔丝熔化出现缺陷的发生率相对较高，因此具有这些缺陷的芯片有时候被继续送到封装组装工艺而没有使用这些熔丝微调特性。这种情况下，组装之后的发货检查中特性的缺陷率有时变高，因此形成大量材料、成本等的浪费。或者，也可能将具有有缺陷地熔化的熔丝的芯片作为PC(片状器件检查(pellet check))缺陷继续送到组装工艺，但是有缺陷地熔化的熔丝和被微调的特性的质量没有直接关联。因此如果这么做，原来是好产品的芯片在晶片工艺阶段被当作缺陷产品抛弃，因此这种情况下有时也会出现材料和成本的浪费。

在本实施例中，通过优化结构参数L1、W3、和D4，可以大幅降低熔丝缺陷率，因此例如，即使在将元件组装到封装体内或者将裸芯片组装到模块内之后微调特性，成本的浪费也会变小。

注意，宽度为W3的导电层5A和5B可以用作常规互连而无需定义其长度L3，但宽度W3经常大于常规互连的宽度.这种情况下，至少位于正极侧上的导电层，例如仅仅导电层5A或者导电层5A和5B二者可以定义成为具有宽度宽的互连层的前端部.这种情况下，通过图形化一个导电薄膜而一起形成互连层及导电层5A或5B.或者，可以由半导体衬底的多层结构的不同层制成该互连层和导电层5A及5B.例如，导电层5A和5B可由第一Al层(第一层)制成，互连层可由通过未示出的接触栓连接到此的第二Al层(第二层)制成.

[第二实施例]

本发明涉及设有熔丝选择电路的半导体装置。可以不优化熔丝中结构参数L1、W3、和D4中的任意一个，但优选使用具有第一实施例中所解释的结构的熔丝。使用这些熔丝时，如前所述可以改善出货检查时特性的缺陷率，但本实施例的特征在于，另外提供了用于电学选择熔丝的装置，以便通过在出货检查时微调特性而改善特性的缺陷率。

图8为安装在LCD(液晶显示器)驱动IC等上的驱动电压控制电路的配置的电路图。

该特性调整电路(驱动电压调整电路)具有双多熔丝(poly fuse)结构。熔丝FUSEA和FUSEB并联到驱动电压VFUSE的电源线。选择熔丝的电路10具有五个NAND门N1至N5，两个反相器I1和I2，四个PMOS晶体管MP1至MP4，两个NMOS晶体管MN1和MN2，三个电阻器R1至R3，以及四个双极晶体管Q1至Q4。晶体管MP1、MP2、MP3和MN1连接于电源电压V_CC和地电势节点GND之间。按照相同的方式，晶体管MP1，MP2，MP4，和MN2；电阻器R1，晶体管Q1，和电阻器R2；以及电阻器R1，晶体管Q2，和电阻器R3连接在电源电压V_CC和地电势节点GND之间。

NAND门N1的输出VGP输入到晶体管MP1的栅极，控制信号ENDX和FLG输入到NAND栅极N1的两个输入。控制信号ENDX和FLG也输入到NAND门N2，其输出ACTX输入到晶体管MN1和MN2的栅极以及反相器I2的反相输入。该反相器的输出ACT输入到NAND门N3、N4和N5。信号CUT输入到NAND门N3和N4，熔丝的选择信号SEL输入到NAND门N3和反相器I1。反相器I1的输出被输入到NAND门N4，并且其输出CUTAX输入到晶体管MP3的栅极。另一方面，NAND门N3的输出CUTBX被输出到晶体管MP2的栅极，数据信号DATA输入到NAND门N5的输入。

晶体管MP3和MN1的节点的电势施加于晶体管Q2的基极。由此使晶体管Q2导通或截止。当晶体管Q2的发射极电势改变时，由此使具有高耐压的晶体管Q4导通或者截止。因此，熔丝FUSEB的电流被导通或截止。按照相同的方式，晶体管MP4和MN2的节点的电势被施加于晶体管Q1的基极，由此晶体管Q1导通或截止。当晶体管Q1的发射极电势改变时，由此使具有高耐压的晶体管Q3导通或者截止。由此，熔丝FUSEA的电流导通或者截止。

接下来，以选择熔丝FUSEB的情况为例子，更加详细地解释该电路工作的细节。在图8中用粗线表示在此操作时起作用的线路。

在熔丝缺陷检测模式中，控制信号ENDX和FLG都为“H”，因此NAND门N1的输出VGP变为“L”，且呈现晶体管MP1导通的状态。此外，NAND门N2的输出ACTX变为“L”，且其反相信号ACT变为“H”。这种情况下，该信号ACT为“H”，因此呈现NAND门N5可以根据数据信号DATA控制晶体管MP2的状态。也就是说，当数据信号DATA为“L”时，晶体管MP2不能导通，因此熔丝未被切断，但当数据信号DATA为“H”时，发出熔丝切断指令，并呈现在NAND门N5控制下晶体管MP2可以导通的状态。

在这种状态下，当熔丝切断的允许信号CUT变为“H”且熔丝选择信号变为“L”时，NAND门N3的输出CUTBX变为“H”且NAND门N4的输出CUTBX变为“L”.其结果为晶体管MP3变为导通使能状态，MP4变为截止状态.NMOS晶体管MN1和MN2截止，因此“H”电势施加于晶体管Q2的基极.该“H”电势被传输到晶体管Q4的基极.其结果为，例如约几十mA的电流流过熔丝FUSEB，并且熔丝FUSEB被切断.

另一方面，选择信号SEL为“L”，因此NAND门的输出CUTBX变为“H”，且熔丝FUSEA侧的控制晶体管MP4、Q1和Q3仍然保持截止。其结果为，没有电流流过熔丝FUSEA。

熔丝FUSEA和晶体管Q3的节点电势反映了熔丝FUSEA的电阻值。同样地，熔丝FUSEB和晶体管Q4的节点电势反映了熔丝FUSEB的电阻值。C/S判断电路20判断熔丝电阻值是否满足基于这两个输出的标准。当熔丝电阻值足够大时，表示切断状态的“H”作为输出信号OUT输出，而当该电阻值在初始状态由于熔丝缺陷而没有变得足够大时，表示短路状态的“L”作为输出信号OUT输出。

在该双多熔丝的结构中，即使在熔化一个熔丝出现该缺点，特性也可以得到调整，除非另一个熔丝也是有缺陷的。两个熔丝都有缺陷的几率非常低，因此几乎不会出现在出货检查时无法调整特性的情况。

注意，当使用具有改善缺陷率的第一实施例的熔丝时，即使使用单熔丝结构，其可靠度也充分提高。这种情况下，可以省略一组控制晶体管以及选择信号的控制电路。

在本实施例中，通过组合大量的该熔丝选择电路，可以容易地实现对诸如液晶显示器(LCD)驱动IC的LCD驱动电压的精细调整。

在LCD面板中，由于要获得更高的分辨率，用于驱动一个面板的IC的数目增大。因此，有效地防止在屏幕上看到的由于驱动IC之间特性不同引起的垂直条变得重要。为此，需要具有根据内部数据来电学调整驱动输出电压的功能的IC。

熔丝选择电路10和C/S调整电路20自动检测根据内部数据DAT使用熔丝调整特性的必要性，并可以电学检测熔丝缺陷的存在。为此得到的重大优点为，尤其是，即使对于封装组装之后的IC的情况或者对于诸如便携装置的面板驱动电路的没有安装空间以及IC芯片组装于裸衬底上的情形，也可以从外部电学检测使用熔丝调整特性的必要性以及熔丝缺陷。注意，即使设有该功能，并不排除使用该配置在晶片或者芯片阶段检测熔丝缺陷。

附图标记列表

1......半导体衬底

2......绝缘膜

3......熔丝

3A......熔丝主体

3Ba，3Bb......焊盘

4......层间绝缘膜

4A，4B......接触区域

5A，5B......导电层

10......选择电路

Claims (9)

1.一种半导体装置，包含：熔丝(3)，其具有熔丝主体(3A)和由熔丝主体(3A)连接的两个焊盘(3Ba，3Bb)；以及分别连接到两个焊盘(3Ba，3Bb)的两个导电层(5A，5B)，上述熔丝(3)和导电层(5A，5B)被制作在半导体衬底(1)上的多层结构内，

其特征在于在上述两个导电层(5A，5B)的至少一个内，导电层(5A，5B)的包括具有焊盘(3Ba，3Bb)的接触区域(4A，4B)的部分的宽度(W3)为6μm至14μm，使得当在两个导电层(5A，5B)之间施加电压以熔化熔丝(3)时，熔丝(3)的熔化位置接近熔丝主体(3A)的中心。

2.权利要求1所述的半导体装置，其特征在于：

熔丝主体(3A)的宽度小于两个焊盘(3Ba，3Bb)中每一个的宽度，以及

熔丝主体(3A)的长度(L1)为1.8μm至20μm。

3.权利要求1所述的半导体装置，其特征在于：

两个导电层(5A，5B)中至少一个含有：连接到相应焊盘(3Ba，3Bb)并具有预定宽度(W3)的部分、以及宽度比所述具有预定宽度(W3)的部分窄的互连部分。

4.权利要求1所述的半导体装置，其特征在于：

将一宽度窄于导电层(5A，5B)的宽度的互连层连接到上述两个导电层(5A，5B)中的至少一个。

5.权利要求1所述的半导体装置，其特征在于：

上述两个导电层(5A，5B)之间的距离(D0)大于熔丝(3)的上述两个焊盘(3Ba，3Bb)之间的距离(L1)。

6.权利要求1或2所述的半导体装置，其特征在于：

在上述两个导电层(5A，5B)的至少一个中，从连接导电层(5A，5B)和焊盘(3Ba，3Bb)的接触区域(4A，4B)、到接触熔丝主体(3A)的焊盘(3Ba，3Bb)边缘的距离(D4)为0.25μm至0.90μm。

7.一种半导体装置，包含熔丝(3)，所述熔丝(3)包括半导体衬底(1)上的多层结构内的导电材料，所述熔丝(3)具有熔丝主体(3A)和由熔丝主体(3A)连接的两个焊盘(3Ba，3Bb)，

其特征在于：

熔丝主体(3A)的宽度小于两个焊盘(3Ba，3Bb)中每一个的宽度，以及

熔丝主体(3A)的长度(L1)为大于5.5μm至20μm。

8.一种半导体装置，包含：包括半导体衬底(1)上的多层结构内的导电材料的熔丝(3)，所述熔丝(3)具有熔丝主体(3A)和由熔丝主体(3A)连接的两个焊盘(3Ba，3Bb)；导电层(5A，5B)，逐一连接到所述两个焊盘(3Ba，3Bb)，

其特征在于：在上述两个导电层(5A，5B)的至少一个中，包括具有焊盘(3Ba，3Bb)的接触区域(4A，4B)的导电层(5A，5B)的部分的宽度(W3)为6μm至14μm。

9.一种半导体装置，其特征在于：

该半导体装置具有一电阻电路，其中多个单元电阻连接到该电阻电路，

所述单元电阻中的几个具有与其连接的熔丝，

每个所述熔丝设有熔丝主体(3A)和由所述熔丝主体(3A)连接的两个焊盘(3Ba，3Bb)，

所述熔丝和一一对应地连接到所述两个焊盘(3Ba，3Bb)的两个导电层(5A，5B)形成于半导体衬底(1)上的多层结构内，

在上述两个导电层(5A，5B)的至少一个内，导电层(5A，5B)的包含具有焊盘(3Ba，3Bb)的接触区域(4A，4B)的部分的宽度(W3)为6μm至14μm，使得当在两个导电层(5A，5B)之间施加电压以熔化熔丝时，每个熔丝的熔化部分接近熔丝主体(3A)的中心，以及

通过内部电路(10，20)选择在施加所述电压时熔化的熔丝的组合，以改变所述电阻电路的电阻值。

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