JP2004304002A - 半導体装置 - Google Patents
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Abstract
【課題】フューズの溶断箇所を安定的に導電層から離すことにより確実なフューズ溶断を可能とする。
【解決手段】フューズ本体部３Ａと、これにより連結されている２つパッド部３Ｂａ，３Ｂｂとを備えているフューズ３と、２つのパッド部のそれぞれに１つずつ接続されている２つの導電層５Ａ，５Ｂと、が半導体基板上の積層構造内に形成されている。２つの導電層５Ａ，５Ｂ間に電気的ストレスを印加してフューズ３を溶断したときに、導電層５Ａまたは５Ｂと重なる領域から離れたフューズ本体部内の位置に当該フューズの溶断部がくるように、フューズ本体部３Ａの長さが規定されている。
【選択図】 図１
【解決手段】フューズ本体部３Ａと、これにより連結されている２つパッド部３Ｂａ，３Ｂｂとを備えているフューズ３と、２つのパッド部のそれぞれに１つずつ接続されている２つの導電層５Ａ，５Ｂと、が半導体基板上の積層構造内に形成されている。２つの導電層５Ａ，５Ｂ間に電気的ストレスを印加してフューズ３を溶断したときに、導電層５Ａまたは５Ｂと重なる領域から離れたフューズ本体部内の位置に当該フューズの溶断部がくるように、フューズ本体部３Ａの長さが規定されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上の積層構造内に導電材料からなるフューズを有する半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路（ＩＣ）の特性を調整する技術（トリミング技術）として、たとえばポリシリコンからなるフューズを用いるものと、ツェナーザップダイオードを用いるものがある。
【０００３】
フューズを用いたトリミング技術は、ＩＣ内のトランジスタのゲート電極または抵抗などに多用されているポリシリコン層の形成と同時にフューズの形成が可能であり、遮断したい電流路にフューズを挿入するだけの簡単な構成で特性調整が可能であることから広く用いられている。フューズの溶断は、一般に、レーザビーム照射により行うか、あるいは、フューズに電流を流すことにより達成する。
【０００４】
図９および図１０に、電流供給によりフューズを溶断するトリミング回路を、抵抗値を調整する場合を例として示す。図９は、トリミング回路の構成を示す回路図である。
図９に示す回路の直列抵抗Ｒは、基準抵抗Ｒ０（抵抗値：ｒ０）とトリミング用抵抗Ｒ１，Ｒ２（抵抗値：ｒ１，ｒ２）により構成され、これらの抵抗Ｒ０〜Ｒ２が直列接続されている。トリミング用抵抗Ｒ１，Ｒ２に対し、それぞれポリシリコンからなるフューズＦ１，Ｆ２が並列に接続されている。基準抵抗Ｒ０とトリミング用抵抗Ｒ１との接続中点に電極パッドＰＤ１が接続され、トリミング用抵抗Ｒ１，Ｒ２の接続中点に電極パッドＰＤ２が接続され、トリミング用抵抗Ｒ２のもう一方の側に電極パッドＰＤ３が接続されている。
【０００５】
図１０（Ａ）および図１０（Ｂ）は、フューズＦ１の平面図および断面図である。半導体基板１００上に絶縁膜１０１が形成され、絶縁膜１０１上にポリシリコンからなるフューズＦ１が形成されている。フューズＦ１を形成するポリシリコン層１０２は、２つのパッド部１０２Ｂａおよび１０２Ｂｂと、その間を連結するフューズ本体部１０２Ａとからなる形状にパターンニングされている。さらに、フューズ本体部１０２Ａは、フューズライン部１０２Ａａと、コーナー部での電界集中を分散させるなどの理由からフューズライン部１０２Ａａの両端から外側ほど幅広に形成された連結部１０２Ａｂとからなる。
【０００６】
ポリシリコン層１０２上に、たとえば酸化シリコンまたは窒化シリコンなどからなる層間絶縁膜１０３が形成されている。層間絶縁膜１０３は、ポリシリコン層１０２の両端のパッド部１０２Ｂａおよび１０２Ｂｂのほぼ中央で開口され、これによりパッド開口部１０３Ａと１０３Ｂが形成されている。層間絶縁膜１０３のパッド開口部１０３Ａ，１０３Ｂより一回り大きなパターンにて電極層１０４Ａと１０４Ｂが形成されている。電極層１０４Ａと１０４Ｂは、配線としてＩＣチップの周縁部に延び、ここで図９に示す電極パッドＰＤ１，ＰＤ２に接続されている。
【０００７】
このような構成のトリミング回路では、たとえば、ＩＣのウエハ工程最終段階における特性チェック時に、ＩＣの特性測定結果に応じて、所定の特性を理想値に近づけるために、必要に応じてフューズＦ１またはＦ２の溶断を行う。具体的には、抵抗Ｒの値がｒ０のままでよい場合にはフューズの溶断は行わないが、抵抗Ｒの値をｒ０より大きくしたいときは、フューズＦ１またはＦ２の溶断を行う。フューズＦ１を溶断する際は、電極パッドＰＤ１，ＰＤ２にそれぞれ針を立て、所定の電流を供給する。これにより、ポリシリコン層１０２のフューズ本体部１０２Ａで電流密度が増大し、この部分でポリシリコン層１０２が溶断され、フューズＦ１が遮断状態となる。その結果、抵抗Ｒの値は（ｒ０＋ｒ１）に変化する。同様に、電極パッドＰＤ２，ＰＤ３からの電流供給によりフューズＦ２を溶断させると抵抗Ｒの値は（ｒ０＋ｒ２）に変化し、また、フューズＦ１，Ｆ２の双方を溶断させると抵抗Ｒの値は（ｒ０＋ｒ１＋ｒ２）に変化する。
【０００８】
【発明が解決しようとする課題】
ところが、この従来のフューズではフューズの溶断箇所がばらつき、図１０（Ａ）に示すポイントＺ１でフューズが溶断することがある。この場合、発熱によって電極層がフューズに溶け出し、ポリシリコンの溶断箇所をつなぐため、溶断が十分になされないという課題がある。
【０００９】
本発明の目的は、フューズの溶断箇所を安定的に導電層から離すことができ、これにより確実にフューズ溶断が可能な半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る第１の半導体装置は、フューズ本体部と当該フューズ本体部によって連結されている２つのパッド部とを備えているフューズと、前記２つのパッド部のそれぞれに１つずつ接続されている２つの導電層と、が半導体基板上の積層構造内に形成されている半導体装置であって、前記２つの導電層間に電気的ストレスを印加し前記フューズを溶断したときに、前記導電層と重なる領域から離れた前記フューズ本体部内の位置に当該フューズの溶断部がくるように、前記フューズ本体部の長さが規定されていることを特徴とする。
望ましくは、前記フューズ本体部の幅が前記２つのパッド部の各々の幅より小さく、前記フューズ本体部の長さが１．８μｍより大きく２０μｍ以下である。
【００１１】
本発明の第２の半導体装置は、フューズ本体部と当該フューズ本体部によって連結されている２つのパッド部とを備えているフューズと、前記２つのパッド部のそれぞれに１つずつ接続されている２つの導電層と、が半導体基板上の積層構造内に形成されている半導体装置であって、前記２つの導電層間に電気的ストレスを印加し前記フューズを溶断したときに、前記導電層と重なる領域から離れた前記フューズ本体部内の位置に当該フューズの溶断部がくるように、前記２つの導電層の少なくとも一方において、前記パッド部とのコンタクト領域を含む導電層部分の幅が規定されていることを特徴とする。
望ましくは、前記コンタクト領域を含む導電層部分の前記幅が６μｍ以上１４μｍ以下である。
【００１２】
上記第１または第２の半導体装置において、望ましくは、前記２つの導電層の少なくとも一方が、対応する前記パッド部に接続されている所定幅の部分と、当該所定幅の部分より幅が狭い配線部分と、を有する。或いは、望ましくは、前記２つの導電層の少なくとも一方に、当該導電層より幅が狭い配線層が接続されている。
また、前記２つの導電層間の距離が、前記フューズの前記２つのパッド部間の距離より大きいことが望ましい。
さらに、前記２つの導電層の少なくとも一方において、当該導電層と前記パッド部とを接続するコンタクト領域から前記フューズ本体部に接したパッド部エッジまでの距離が０．２５μｍ以上で０．９０μｍ以下であることが望ましい。
【００１３】
上記第１または第２の半導体装置によれば、前記２つの導電層間に電気的ストレスを印加したときに、正極側の導電層からコンタクト領域を介してフューズに電流が流れる。これによりフューズ内をジュール熱による熱伝導および放熱が起こり、その熱の一部が主に２つの導電層に逃げる。また、フューズ内を熱伝効果による熱の移動が起きる。このため加熱のピーク点がフューズの中心から正極側の導電層側に偏る。
【００１４】
本発明に係る第１の半導体装置では、フューズ本体部の長さが適切に規定されているため、加熱ピーク点が正極側の導電層に極端に近づくことがない。その結果、導電層と重なるフューズの領域よりフューズ本体部の中心寄りの位置、即ち導電層端から離れた位置でフューズの溶断が起きる。
また、本発明に係る第２の半導体装置では、導電層と重なるフューズの領域よりフューズ本体部の中心寄りに、フューズの溶断位置がくるように、パッド部とのコンタクト領域を含む導電層部分の幅が規定されている。このため、発熱と放熱のバランスがとれ、導電層端から離れた位置でフューズの溶断が起きる。
【００１５】
【発明の実施の形態】
［第１の実施の形態］
図１（Ａ）および図１（Ｂ）に、本発明の実施の形態に係るフューズの平面図と断面図を示す。
半導体基板１上に絶縁膜２が形成され、絶縁膜２上にポリシリコンなどの導電材料からなるフューズ３が形成されている。フューズ３は、２つのパッド部３Ｂａおよび３Ｂｂと、その間を連結するフューズ本体部３Ａとからなる。フューズ本体部３Ａは、フューズライン部３Ａａと、コーナー部での電界集中を分散させるなどの理由からフューズライン部３Ａａの両端それぞれで、外側ほど幅広に形成された連結部３Ａｂとからなる。これらフューズライン部３Ａａ、２つの連結部３Ａｂ、２つのパッド部３Ｂａおよび３Ｂｂは、たとえばポリシリコン膜にＰ型またはＮ型の不純物を導入して形成される導電膜をパターンニングすることにより一括して形成される。
【００１６】
フューズ３上に、たとえば酸化シリコンまたは窒化シリコンなどからなる層間絶縁膜４が形成されている。層間絶縁膜４は、フューズ３の両端のパッド部３Ｂａおよび３Ｂｂのほぼ中央で開口され、これにより開口部４Ａと４Ｂが形成されている。層間絶縁膜４の開口部４Ａ，４Ｂより一回り大きなパターンにて導電層５Ａと５Ｂが形成されている。なお、開口部４Ａと４Ｂは、本発明の“コンタクト領域”の実施の形態を構成する。
【００１７】
ここで、このような構成のフューズにおいて各部の長さＬ、幅Ｗ、および各部間の距離Ｄを、図１（Ａ）に示すように定義する。長さＬはフューズに流す電流方向の寸法であり、幅Ｗは電流方向と直交する方向の寸法をいう。
フューズライン部３Ａａの長さをＬ０、フューズ本体部３Ａの長さをＬ１、連結部３Ａｂの長さをＬ２、２つの導電層５Ａおよび５Ｂの長さをＬ３とする。また、導電層５Ａおよび５Ｂの、コンタクト領域４Ａまたは４Ｂを含む部分の幅をＷ３とする。さらに、導電層５Ａと５Ｂの離間寸法をＤ０、フューズライン部３Ａａとコンタクト領域４Ａとの距離、および、もう片方のコンタクト領域４Ｂとフューズライン部３Ａａとの距離をＤ２、フューズ本体部３Ａと導電層５Ａまたは５Ｂとの距離をＤ３、コンタクト領域４Ａからパッド部３Ｂａのフューズ側端までの距離、および、コンタクト領域４Ｂからパッド部３Ｂｂのフューズ側端までの距離をＤ４とする。
【００１８】
なお、フューズ３は、必ずしも図１（Ａ）に示すように左右対称に形成されている必要はない。非対称の場合、上記長さＬ、幅Ｗおよび距離Ｄの定義は、少なくとも、バイアス時に正極となる側で適用される。以下、導電層５Ａが正極側であると仮定する。
また、フューズ本体部と導電層との距離Ｄ３は０であってもよい。但し、パッド部に比べ抵抗値が高く溶断が起こるフューズ本体部を導電層５Ａから離すことができる点では距離Ｄ３が正の値を有することが望ましい。逆に距離Ｄ３が大きすぎると距離Ｄ２が大きくなり、フューズ本体部３Ａから電流供給点（コンタクト領域４Ａ）までが離れすぎて加熱に余り寄与しない抵抗成分が増加することから、その点で適切な範囲が存在する。
さらに、連結部３Ａｂは幅がパッド部側ほど大きい形状を有しているが、その形状、および連結部３Ａｂの有無は任意である。
【００１９】
本実施の形態では、あるバイアス条件の下で、フューズ３の３次元形状、即ち膜厚および平面パターン並びにフューズ３の材料、少なくとも正極側の導電層５Ａの３次元形状、即ち膜厚および平面パターン並びに導電層の材料、さらには、上記で定義した各種構造パラメータにより、フューズの溶断位置が変化する。
種々の検討により、この各種構造パラメータの中でフューズの溶断位置を大きく左右するものは、フューズ本体部の長さＬ１、コンタクト領域４Ａを含む導電層部分の幅Ｗ３、フューズライン部３Ａａとコンタクト領域４Ａとの距離Ｄ２、および、コンタクト領域４Ａからパッド部端までの距離Ｄ４であることが分かった。フューズライン部３Ａａの幅に比べると、その長さＬ０またはフューズ本体部３Ａの長さＬ１が溶断部の位置に大きく影響する。また、導電層５Ａの長さＬ３は放熱能力に影響するが、導電層５Ａのコンタクト領域４Ａの幅Ｗ３の方が溶断部の位置に大きく影響する。
【００２０】
これらの知見に基づいて、以下、３つの構造パラメータＬ１，Ｗ３およびＤ４それぞれについて、フューズを溶断する時間（以下、カット時間という）の依存性を調べた結果について述べる。なお、フューズラインとコンタクト領域との距離Ｄ２については、図１（Ａ）の構造では影響が大きい部類に入ることは分かっているが、本実施の形態で連結部３Ａｂの有無が任意であることから、ここでの検討は行っていない。
【００２１】
３つの構造パラメータＬ１，Ｗ３およびＤ４の何れかを変化させるが、残りのパラメータは典型値を用いた。典型的な他の構造パラメータを述べると、フューズ本体部の長さＬ１および導電層間距離Ｄ０が各々２．５〜６．０μｍ、導電層の長さＬ３および幅Ｗ３が各々６〜１０μｍ、フューズライン部３Ａａの幅が０．数μｍ、距離Ｄ２，Ｄ３およびＤ４が、それぞれ０．５〜１．５μｍ，０．０１〜０．３μｍおよび０．数μｍである。また、絶縁膜２の厚さが数百ｎｍ、ポリシリコン膜厚が数十〜２５０ｎｍ、シリコン酸化膜４の厚さが２００〜５００ｎｍとした。導電層は、下層から順にＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ／ＴｉＯＮにより構成されている。このときフューズは、初期抵抗値が５００〜８００Ω、シート抵抗が数十〜１５０Ω／□）であった。
【００２２】
図２に、導電層幅Ｗ３のカット時間依存性を示す。導電層幅Ｗ３は小さ過ぎても大き過ぎてもカット時間が長くなる。また、カット時間が１μｓ以下において、導電層幅Ｗ３が６μｍ以上で１４μｍ以下の最適範囲をとる。ここで、１μｓのカット時間を基準とするのは、フューズ溶断とみなす抵抗規格２０ＭΩ以上を満たさないフューズは、その溶断にかかった時間が１μｓを超えると発生し始めることが、種々の構造パラメータを変化させたばらつきデータから経験的に判明しているからである。特に、図２に示すように、導電層幅Ｗ３を６μｍより小さくすると、フューズを溶断させて抵抗値を２０ＭΩ以上の規格内にするためのカット時間が急激に長くなる。
【００２３】
この１μｓより長い時間バイアスを印加して溶断を行うことによって抵抗値が規格外となったフューズをＳＥＭにより解析した。その素子断面ＳＥＭ写真を元に描いた簡略断面図を、図５に示す。
この図５から、ポリシリコン膜３の破断箇所Ｚが正電圧を印加した導電層（Ａｌ電極）５Ａ側に位置している。この正極側では、Ｔｉ／ＴｉＯＮ／Ｔｉ層５Ｃが溶出し、ポリシリコンとの合金層が形成されている。また、接地電位を付与した導電層５Ｂ側でアルミニウム（Ａｌ）が溶出し、これとポリシリコンとの合金層が形成されている。これらの合金層はポリシリコンより低抵抗な層であり、このような合金層の存在によってフューズの抵抗値が抵抗規格２０ＭΩ以上を満足できなくなる。
【００２４】
図３に、パッド部エッジとコンタクト領域間距離Ｄ４のカット時間依存性を示す。
この距離Ｄ４も、図２に示す導電層幅Ｗ３と同じような傾向のカット時間依存性を示しており、距離Ｄ４は小さ過ぎても大き過ぎてもカット時間が長くなる。また、カット時間が１μｓ以下において、距離Ｄ４が０．２５μｍ以上で０．９０μｍ以下の最適範囲をとる。ここで、最適範囲の基準として同様に１μｓのカット時間を用いている。特に、図３に示すように、距離Ｄ４を０．２５μｍより小さくすると、フューズを溶断させて抵抗値を２０ＭΩ以上の規格内にするためのカット時間が急激に長くなる。これは、前記した図５と同様に、バイアス印加時間を長くすると、Ｔｉ／ＴｉＯＮ／Ｔｉ層とポリシリコンとの合金層、或いは、アルミニウム（Ａｌ）とポリシリコンとの合金層が形成され、これによりカット後のフューズ抵抗値がある程度までしか大きくならないからである。
【００２５】
図４に、フューズ本体部長さＬ１のカット時間依存性を示す。
フューズ本体部長さＬ１は、導電層幅Ｗ３や距離Ｄ４とカット時間依存性の傾向が異なっている。長さＬ１は小さくしていくと約１．５５μｍ付近からカット時間が急激に長くなる。ところが、長さＬ１を長くしていくとカット時間が短くなる一方であり、長さＬ１がある長さになると飽和し、これ以上は殆どカット時間の変化が見られなくなる。さらに、フューズ本体部の長さＬ１を長くすると、いかなるバイアス条件でもフューズがカットされない限界が存在することも判明した。この限界点は、様々な構造パラメータがばらついたサンプルで実験的に確かめると、フューズ本体部の長さＬ１が約２０μｍのときであった。したがって、先の２例の場合と同じ、１μｓ以下のカット時間を適用すると、フューズ本体部長さＬ１の範囲を「１．５５μｍ以上２０μｍ以下」と規定することができる。
【００２６】
但し、フューズ本体部長さＬ１については、斜め破断というもう一つの観点からの制限を加える必要がある。斜め破断とは、Ｔｉ／ＴｉＯＮ／Ｔｉ層とポリシリコンとの合金層、或いは、アルミニウム（Ａｌ）とポリシリコンとの合金層が、コンタクト領域４Ａまたは４Ｂで起こるのではなく、正極側の導電層５Ａのエッジ直下で層間絶縁膜４が破れ、この箇所でポリシリコンの合金化が起こる現象をいう。
図６に、斜め破断が生じたフューズのＳＥＭ写真を元に描いた簡略断面図を示す。斜め破断が起こると、フューズの短絡が起こるため急激に抵抗値が低下する。その結果、フューズ抵抗値は、その溶断とみなす抵抗規格値「２０ＭΩ以上」を大きく下回ってしまう。
前記したフューズ本体部長さＬ１の範囲「１．５５μｍ以上２０μｍ以下」が、フューズ溶断の不良率低減のための最適範囲といえるためには、その下限値側が、斜め破断が起こらないための条件に適合しなければならない。すなわち、フューズの破断箇所が少しでも導電層５Ａのエッジにかかると、斜め破断の確率が急激に増大することから、そのようなことがないようにフューズ本体部長さＬ１の範囲が制限されなければならない。
【００２７】
図７（Ａ）〜図７（Ｃ）に、フューズ本体長さＬ１＝１．８μｍを中心に変化させたときの溶断後のＳＥＭ写真を元に描いた簡略断面を示す。
長さＬ１が１．８μｍより小さいときは、図７（Ａ）に示すように、フューズの破断位置中心Ｚ１が導電層５Ａの下方に位置する。このとき斜め破断の確率はかなり高い。フューズの破断位置中心Ｚ２が導電層５Ａのエッジとほぼ一致する図７（Ｂ）は、フューズ本体部長さＬ１が１．８μｍである。このときも斜め破断の確率は高いが、これより少しでも長さＬ１が大きくなると斜め破断の確率が低下する。そして、図７（Ｃ）のように、フューズ本体部長さＬ１が１．８μｍより十分大きくなると、破断位置中心Ｚ３が導電層５Ａのエッジから大きく離れるため、斜め破断の可能性は殆どなくなる。図７（Ａ）の場合、フューズの分離部分がほとんど接触しかけているためカット時間がかなり長くなる。図７（Ｂ）の場合、フューズの分離部分がかなり離れているためカット時間が急激に低下して規格（１μｓ以内）に入ることがある。但し、斜め破断の可能性があるため、場合によっては規格を外れる虞が残されている。図７（Ｂ）の場合よりもフューズ本体長さＬ１が少しでも長くなると、斜め破断の可能性が低下するためカット時間が規格内に入るようになる。図７（Ｃ）のように、フューズの分離が十分になると、それ以上分離距離が離れた場合でも抵抗値は大きく変化しないため、カット時間も低い側で安定する。
【００２８】
このようにフューズ本体長さＬ１が１．８μｍの値が、現実的な範囲の下限境界となると言える。よって、フューズ本体長さＬ１の適切な範囲は「１．５５μｍ以上で２０μｍ以下」、さらに望ましくは「１．８μｍより大きく２０μｍ以下」となる。
【００２９】
本実施の形態によれば、前述した３つの構造パラメータＬ１，Ｗ３およびＤ４のうち１つ、或いは複数の任意のパラメータを組み合わせることにより、フューズ溶断後の抵抗値が規格外となる可能性を大幅に低減することができる。
【００３０】
従来は、フューズ溶断不良の発生率が相対的に高かったことから、その不良が発生したチップは、フューズによる特性のトリミングが行えないままパッケージ組み立て工程に送られることがあった。その場合、組み立て後の出荷前検査での上記特性不良率が高くなることがあり、材料費等の無駄が多かった。或いは、フューズ溶断不良が発生したチップをＰＣ（ペレットチェック）不良として組み立て工程に送らないようにすることもできるが、フューズ溶断不良は、そのトリミング対象である特性の良否とは無関係である。したがって、このようにすると、本来良品であるはずのチップがウエハプロセス段階で不良品として落とされ、この場合も材料費の無駄が発生する場合がある。
【００３１】
本実施の形態では、構造パラメータＬ１，Ｗ３およびＤ４の最適化によりフューズ不良率を大幅に低減することが可能なことから、例えば、パッケージに組み立てた後、あるいはベアチップをモジュールに組み込んだ後での特性トリミングを行っても、それによる経費の無駄は軽微なものとなる。
【００３２】
なお、幅Ｗ３を有する導電層５Ａおよび５Ｂは、その長さＬ３を規定しないで通常の配線として用いても良いが、幅Ｗ３は通常の配線幅より大きくなることが多い。この場合、少なくとも正極側の導電層、例えば導電層５Ａのみ、あるいは双方の導電層５Ａと５Ｂを配線層の幅広の先端部分として規定することができる。この場合、配線層と導電層５Ａまたは５Ｂとは、１つの導電膜をパターンニングすることによって一括形成される。或いは、配線層と導電層５Ａおよび５Ｂとを、半導体基板上の多層膜構造の異なる階層から形成することができる。たとえば、導電層５Ａおよび５Ｂを１ｓｔＡｌ層から形成し、これに不図示のコンタクトプラグを介して接続される２ｎｄＡｌ層から配線層を形成することができる。
【００３３】
［第２の実施の形態］
本実施の形態は、フューズ選択回路を備えた半導体装置に関する。フューズは、構造パラメータＬ１，Ｗ３およびＤ４の何れも最適化されていないものであっても良いが、第１実施の形態で述べた構造のフューズを用いることが望ましい。このフューズを用いると出荷検査時の特性不良率を向上させることができることは先に述べたが、本実施の形態は、さらに出荷検査時の特性トリミングを行って当該特性の不良率を向上させるためにフューズを電気的に選択する手段を有することを特徴とする。
【００３４】
図８は、ＬＣＤ駆動ＩＣ等に搭載されている駆動電圧制御回路の構成を示す回路図である。
この特性調整回路（駆動電圧調整回路）は、ダブルポリフューズ構成を有している。フューズＦＵＳＥＡとＦＵＳＥＢが駆動電圧ＶＦＵＳＥの供給線に並列接続されている。このフューズを選択する回路１０は、５つのナンドゲートＮ１〜Ｎ５、２つのインバータＩ１とＩ２、４つのＰＭＯＳトランジスタＭＰ１〜ＭＰ４、２つのＮＭＯＳトランジスタＭＮ１とＭＮ２、３つの抵抗Ｒ１〜Ｒ３、および、４つのバイポーラトランジスタＱ１〜Ｑ４とを有する。トランジスタＭＰ１，ＭＰ２，ＭＰ３およびＭＮ１が電源電圧ＶＣＣと接地電位ＧＮＤとの間に接続されている。同様に、トランジスタＭＰ１，ＭＰ２，ＭＰ４およびＭＮ２が、抵抗Ｒ１，トランジスタＱ１および抵抗Ｒ２が、抵抗Ｒ１，トランジスタＱ２および抵抗Ｒ３が、それぞれ電源電圧ＶＣＣと接地電位ＧＮＤとの間に接続されている。
【００３５】
トランジスタＭＰ１のゲートにナンドゲートＮ１の出力ＶＧＰが入力され、ナンドゲートＮ１の２つの入力に制御信号ＥＮＤＸとＦＬＧとが入力される。制御信号ＥＮＤＸとＦＬＧは、ナンドゲートＮ２にも入力され、その出力ＡＣＴＸがトランジスタＭＮ１とＭＮ２のゲートと、インバータＩ２の反転入力に入力される。インバータの出力ＡＣＴは、ナンドゲートＮ３，Ｎ４およびＮ５に入力される。ナンドゲートＮ３とＮ４に信号ＣＵＴが入力され、ナンドゲートＮ３とインバータＩ１にフューズの選択信号ＳＥＬが入力される。インバータＩ１の出力はナンドゲートＮ４に入力され、その出力ＣＵＴＡＸがトランジスタＭＰ３のゲートに入力される。一方、ナンドゲートＮ３の出力ＣＵＴＢＸがトランジスタＭＰ２のゲートに出力され、ナンドゲートＮ５の入力にデータ信号ＤＡＴＡが入力される。
【００３６】
トランジスタＭＰ３とＭＮ１との接続中点の電位が、トランジスタＱ２のベースに印加され、それによってトランジスタＱ２がオンまたはオフする。トランジスタＱ２のエミッタ電位が変化すると、それにより高耐圧のトランジスタＱ４がオンまたはオフする。これにより、フューズＦＵＳＥＢの電流がオンまたはオフする。同様に、トランジスタＭＰ４とＭＮ２との接続中点の電位が、トランジスタＱ１のベースに印加され、それによってトランジスタＱ１がオンまたはオフする。トランジスタＱ１のエミッタ電位が変化すると、それにより高耐圧のトランジスタＱ３がオンまたはオフする。これにより、フューズＦＵＳＥＡの電流がオンまたはオフする。
【００３７】
つぎに、この回路動作の詳細を、フューズＦＵＳＥＢが選択される場合を例に、さらに詳細に説明する。この動作時にアクティブとなる線を、図８において太線で示している。
フューズ不良検出モードでは、制御信号ＥＮＤＸとＦＬＧがともに「Ｈ」であるから、ナンドゲートＮ１の出力ＶＧＰが「Ｌ」し、トランジスタＭＰ１がオン可能な状態となっている。また、ナンドゲートＮ２の出力ＡＣＴＸが「Ｌ」、その反転信号ＡＣＴが「Ｈ」となっている。この信号ＡＣＴが「Ｈ」であることから、ナンドゲートＮ５は、データ信号ＤＡＴＡに応じてトランジスタＭＰ２を制御可能な状態となっている。つまり、データ信号ＤＡＴＡが「Ｌ」の場合は、トランジスタＭＰ２がオンし得ないので、フューズカットは一切行われないが、データ信号ＤＡＴＡが「Ｈ」の場合は、フューズカット指令が出され、ナンドゲートＮ５の制御によってトランジスタＭＰ２がオン可能な状態となる。
【００３８】
この状態で、フューズカットの許可信号ＣＵＴが「Ｈ」、フューズ選択信号が「Ｌ」となると、ナンドゲートＮ３の出力ＣＵＴＢＸが「Ｈ」、ナンドゲートＮ４の出力ＣＵＴＡＸが「Ｌ」となる。その結果、トランジスタＭＰ３がオン可能な状態、ＭＰ４がオフ状態となる。ＮＭＯＳトランジスタＭＮ１とＭＮ２はオフしているので、トランジスタＱ２のベースに「Ｈ」の電位が印加される。この「Ｈ」電位はトランジスタＱ４のベースに伝達され、その結果、フューズＦＵＳＥＢに、たとえば数十ｍＡ程度の電流が流れ、フューズＦＵＳＥＢがカットされる。
【００３９】
一方、選択信号ＳＥＬが「Ｌ」なので、ナンドゲートの出力ＣＵＴＢＸは「Ｈ」となりフューズＦＵＳＥＡ側の制御トランジスタＭＰ４，Ｑ１およびＱ３はオフしたままであり、その結果、フューズＦＵＳＥＡに電流が流れない。
【００４０】
フューズＦＵＳＥＡとトランジスタＱ３との接続中点電位は、フューズＦＵＳＥＡの抵抗値を反映したものとなり、同様に、フューズＦＵＳＥＢとトランジスタＱ４との接続中点電位は、フューズＦＵＳＥＢの抵抗値を反映したものとなる。これらの２つの出力に基づいて、Ｃ／Ｓ判定回路２０が、フューズ抵抗値が規格を満たしているか否かを判断する。フューズ抵抗値が十分高い場合は、その出力信号ＯＵＴがカット状態を示す「Ｈ」を出力し、初期状態およびフューズ不良で抵抗値が十分高くならない場合は、その出力信号ＯＵＴがショート状態を示す「Ｌ」を出力する。
このダブルポリフューズ構成では、片方のフューズ溶断に不具合が出ても、もう片方のフューズが不良でない限り、特性調整の役目を遂行できる。２つのフューズがともに不良となる確立は極めて低いので、出荷検査で特性調整不能となることは殆どない。
なお、不良率が向上した第１の実施の形態のフューズを用いた場合、シングルフューズ構成でも十分に信頼性を高くできる。その場合、１系統の制御トランジスタ群とセレクト信号の制御系回路を省略できる。
【００４１】
本実施の形態では、このようなフューズ選択回路を多数組み合わせることによって、例えばＬＣＤドライバＩＣの液晶駆動電圧の微調整を容易に行うことができる。
ＬＣＤパネルでは、高解像度化が進み１パネルを駆動するＩＣの個数が増えている。そのためドライバＩＣ間の特性差によって画面に見える縦筋を有効に防止することが重要となってきている。そのためには、内部データに応じて電気的に、駆動出力電圧を調整する機能を搭載したＩＣが望まれる。
このフューズ選択回路１０およびＣ／Ｓ判定回路２０は、内部データＤＡＴによってフューズによる特性調整の要・不要を自動検出し、また、フューズ不良の有無を電気的に行うことができる。このため、特にパッケージ組み立て後のＩＣ、あるいは、携帯機器のパネル駆動回路などのように実装スペースがなくＩＣチップをベアで基板に組み付けた場合でも、その後、外部から電気的にフューズによる特性調整の要・不要およびフューズ不良の検出が行えるという大きな利点が得られる。なお、この機能を有するといっても、本構成によりフューズ不良検出をウエハ或いはチップ段階で行うことは排除するものではない。
【００４２】
【発明の効果】
本発明の半導体装置によれば、フューズの溶断位置が導電層にあまり近づかないように、フューズ本体部の長さが適切に設定されている。このため、導電層のエッジ部分で当該導電層とフューズ間のショートが生じにくい。その結果、フューズ遮断時の抵抗を十分かつ安定に高くすることができ、フューズ不良率を低減できる。
その結果、当該半導体装置は、フューズ不良を殆ど意識しなくてもよくなり、フューズのチェックの手間、コストが省ける。
また、フューズの選択回路を有する場合、製品出荷時にフューズによる特性調整の要・不要およびフューズ不良の検出が行えるようになり、不良率が低く使いやすい半導体製品を提供することが可能となる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明の実施の形態に係るフューズの平面図である。（Ｂ）は、その断面図である。
【図２】導電層幅のカット時間依存性を示すグラフである。
【図３】パッド部エッジとコンタクト領域間距離のカット時間依存性を示すグラフである。
【図４】フューズ本体部長さのカット時間依存性を示すグラフである。
【図５】長い時間バイアスを印加して溶断を行うことによって抵抗値が規格外となったフューズについて、そのＳＥＭ写真を元に描いた簡略断面図である。
【図６】斜め破断が生じたフューズのＳＥＭ写真を元に描いた簡略断面図である。
【図７】（Ａ）〜（Ｃ）は、フューズ本体長さＬ１を、１．８μｍを中心に変化させたときの溶断後のＳＥＭ写真を元に描いた簡略断面である。
【図８】本発明の第２の実施の形態に係るフューズ選択回路を含む駆動電圧制御回路の構成を示す回路図である。
【図９】電流供給によりフューズを溶断するトリミング回路図である。
【図１０】（Ａ）は、トリミング回路のフューズ構成を示す平面図、（Ｂ）は、その断面図である。
【符号の説明】
１…半導体基板、２…絶縁膜、３…フューズ、３Ａ…フューズ本体部、３Ｂａ，３Ｂｂ…パッド部、４…層間絶縁膜、４Ａ，４Ｂ…コンタクト領域、５Ａ，５Ｂ…導電層、１０…選択回路
【発明の属する技術分野】
本発明は、半導体基板上の積層構造内に導電材料からなるフューズを有する半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路（ＩＣ）の特性を調整する技術（トリミング技術）として、たとえばポリシリコンからなるフューズを用いるものと、ツェナーザップダイオードを用いるものがある。
【０００３】
フューズを用いたトリミング技術は、ＩＣ内のトランジスタのゲート電極または抵抗などに多用されているポリシリコン層の形成と同時にフューズの形成が可能であり、遮断したい電流路にフューズを挿入するだけの簡単な構成で特性調整が可能であることから広く用いられている。フューズの溶断は、一般に、レーザビーム照射により行うか、あるいは、フューズに電流を流すことにより達成する。
【０００４】
図９および図１０に、電流供給によりフューズを溶断するトリミング回路を、抵抗値を調整する場合を例として示す。図９は、トリミング回路の構成を示す回路図である。
図９に示す回路の直列抵抗Ｒは、基準抵抗Ｒ０（抵抗値：ｒ０）とトリミング用抵抗Ｒ１，Ｒ２（抵抗値：ｒ１，ｒ２）により構成され、これらの抵抗Ｒ０〜Ｒ２が直列接続されている。トリミング用抵抗Ｒ１，Ｒ２に対し、それぞれポリシリコンからなるフューズＦ１，Ｆ２が並列に接続されている。基準抵抗Ｒ０とトリミング用抵抗Ｒ１との接続中点に電極パッドＰＤ１が接続され、トリミング用抵抗Ｒ１，Ｒ２の接続中点に電極パッドＰＤ２が接続され、トリミング用抵抗Ｒ２のもう一方の側に電極パッドＰＤ３が接続されている。
【０００５】
図１０（Ａ）および図１０（Ｂ）は、フューズＦ１の平面図および断面図である。半導体基板１００上に絶縁膜１０１が形成され、絶縁膜１０１上にポリシリコンからなるフューズＦ１が形成されている。フューズＦ１を形成するポリシリコン層１０２は、２つのパッド部１０２Ｂａおよび１０２Ｂｂと、その間を連結するフューズ本体部１０２Ａとからなる形状にパターンニングされている。さらに、フューズ本体部１０２Ａは、フューズライン部１０２Ａａと、コーナー部での電界集中を分散させるなどの理由からフューズライン部１０２Ａａの両端から外側ほど幅広に形成された連結部１０２Ａｂとからなる。
【０００６】
ポリシリコン層１０２上に、たとえば酸化シリコンまたは窒化シリコンなどからなる層間絶縁膜１０３が形成されている。層間絶縁膜１０３は、ポリシリコン層１０２の両端のパッド部１０２Ｂａおよび１０２Ｂｂのほぼ中央で開口され、これによりパッド開口部１０３Ａと１０３Ｂが形成されている。層間絶縁膜１０３のパッド開口部１０３Ａ，１０３Ｂより一回り大きなパターンにて電極層１０４Ａと１０４Ｂが形成されている。電極層１０４Ａと１０４Ｂは、配線としてＩＣチップの周縁部に延び、ここで図９に示す電極パッドＰＤ１，ＰＤ２に接続されている。
【０００７】
このような構成のトリミング回路では、たとえば、ＩＣのウエハ工程最終段階における特性チェック時に、ＩＣの特性測定結果に応じて、所定の特性を理想値に近づけるために、必要に応じてフューズＦ１またはＦ２の溶断を行う。具体的には、抵抗Ｒの値がｒ０のままでよい場合にはフューズの溶断は行わないが、抵抗Ｒの値をｒ０より大きくしたいときは、フューズＦ１またはＦ２の溶断を行う。フューズＦ１を溶断する際は、電極パッドＰＤ１，ＰＤ２にそれぞれ針を立て、所定の電流を供給する。これにより、ポリシリコン層１０２のフューズ本体部１０２Ａで電流密度が増大し、この部分でポリシリコン層１０２が溶断され、フューズＦ１が遮断状態となる。その結果、抵抗Ｒの値は（ｒ０＋ｒ１）に変化する。同様に、電極パッドＰＤ２，ＰＤ３からの電流供給によりフューズＦ２を溶断させると抵抗Ｒの値は（ｒ０＋ｒ２）に変化し、また、フューズＦ１，Ｆ２の双方を溶断させると抵抗Ｒの値は（ｒ０＋ｒ１＋ｒ２）に変化する。
【０００８】
【発明が解決しようとする課題】
ところが、この従来のフューズではフューズの溶断箇所がばらつき、図１０（Ａ）に示すポイントＺ１でフューズが溶断することがある。この場合、発熱によって電極層がフューズに溶け出し、ポリシリコンの溶断箇所をつなぐため、溶断が十分になされないという課題がある。
【０００９】
本発明の目的は、フューズの溶断箇所を安定的に導電層から離すことができ、これにより確実にフューズ溶断が可能な半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る第１の半導体装置は、フューズ本体部と当該フューズ本体部によって連結されている２つのパッド部とを備えているフューズと、前記２つのパッド部のそれぞれに１つずつ接続されている２つの導電層と、が半導体基板上の積層構造内に形成されている半導体装置であって、前記２つの導電層間に電気的ストレスを印加し前記フューズを溶断したときに、前記導電層と重なる領域から離れた前記フューズ本体部内の位置に当該フューズの溶断部がくるように、前記フューズ本体部の長さが規定されていることを特徴とする。
望ましくは、前記フューズ本体部の幅が前記２つのパッド部の各々の幅より小さく、前記フューズ本体部の長さが１．８μｍより大きく２０μｍ以下である。
【００１１】
本発明の第２の半導体装置は、フューズ本体部と当該フューズ本体部によって連結されている２つのパッド部とを備えているフューズと、前記２つのパッド部のそれぞれに１つずつ接続されている２つの導電層と、が半導体基板上の積層構造内に形成されている半導体装置であって、前記２つの導電層間に電気的ストレスを印加し前記フューズを溶断したときに、前記導電層と重なる領域から離れた前記フューズ本体部内の位置に当該フューズの溶断部がくるように、前記２つの導電層の少なくとも一方において、前記パッド部とのコンタクト領域を含む導電層部分の幅が規定されていることを特徴とする。
望ましくは、前記コンタクト領域を含む導電層部分の前記幅が６μｍ以上１４μｍ以下である。
【００１２】
上記第１または第２の半導体装置において、望ましくは、前記２つの導電層の少なくとも一方が、対応する前記パッド部に接続されている所定幅の部分と、当該所定幅の部分より幅が狭い配線部分と、を有する。或いは、望ましくは、前記２つの導電層の少なくとも一方に、当該導電層より幅が狭い配線層が接続されている。
また、前記２つの導電層間の距離が、前記フューズの前記２つのパッド部間の距離より大きいことが望ましい。
さらに、前記２つの導電層の少なくとも一方において、当該導電層と前記パッド部とを接続するコンタクト領域から前記フューズ本体部に接したパッド部エッジまでの距離が０．２５μｍ以上で０．９０μｍ以下であることが望ましい。
【００１３】
上記第１または第２の半導体装置によれば、前記２つの導電層間に電気的ストレスを印加したときに、正極側の導電層からコンタクト領域を介してフューズに電流が流れる。これによりフューズ内をジュール熱による熱伝導および放熱が起こり、その熱の一部が主に２つの導電層に逃げる。また、フューズ内を熱伝効果による熱の移動が起きる。このため加熱のピーク点がフューズの中心から正極側の導電層側に偏る。
【００１４】
本発明に係る第１の半導体装置では、フューズ本体部の長さが適切に規定されているため、加熱ピーク点が正極側の導電層に極端に近づくことがない。その結果、導電層と重なるフューズの領域よりフューズ本体部の中心寄りの位置、即ち導電層端から離れた位置でフューズの溶断が起きる。
また、本発明に係る第２の半導体装置では、導電層と重なるフューズの領域よりフューズ本体部の中心寄りに、フューズの溶断位置がくるように、パッド部とのコンタクト領域を含む導電層部分の幅が規定されている。このため、発熱と放熱のバランスがとれ、導電層端から離れた位置でフューズの溶断が起きる。
【００１５】
【発明の実施の形態】
［第１の実施の形態］
図１（Ａ）および図１（Ｂ）に、本発明の実施の形態に係るフューズの平面図と断面図を示す。
半導体基板１上に絶縁膜２が形成され、絶縁膜２上にポリシリコンなどの導電材料からなるフューズ３が形成されている。フューズ３は、２つのパッド部３Ｂａおよび３Ｂｂと、その間を連結するフューズ本体部３Ａとからなる。フューズ本体部３Ａは、フューズライン部３Ａａと、コーナー部での電界集中を分散させるなどの理由からフューズライン部３Ａａの両端それぞれで、外側ほど幅広に形成された連結部３Ａｂとからなる。これらフューズライン部３Ａａ、２つの連結部３Ａｂ、２つのパッド部３Ｂａおよび３Ｂｂは、たとえばポリシリコン膜にＰ型またはＮ型の不純物を導入して形成される導電膜をパターンニングすることにより一括して形成される。
【００１６】
フューズ３上に、たとえば酸化シリコンまたは窒化シリコンなどからなる層間絶縁膜４が形成されている。層間絶縁膜４は、フューズ３の両端のパッド部３Ｂａおよび３Ｂｂのほぼ中央で開口され、これにより開口部４Ａと４Ｂが形成されている。層間絶縁膜４の開口部４Ａ，４Ｂより一回り大きなパターンにて導電層５Ａと５Ｂが形成されている。なお、開口部４Ａと４Ｂは、本発明の“コンタクト領域”の実施の形態を構成する。
【００１７】
ここで、このような構成のフューズにおいて各部の長さＬ、幅Ｗ、および各部間の距離Ｄを、図１（Ａ）に示すように定義する。長さＬはフューズに流す電流方向の寸法であり、幅Ｗは電流方向と直交する方向の寸法をいう。
フューズライン部３Ａａの長さをＬ０、フューズ本体部３Ａの長さをＬ１、連結部３Ａｂの長さをＬ２、２つの導電層５Ａおよび５Ｂの長さをＬ３とする。また、導電層５Ａおよび５Ｂの、コンタクト領域４Ａまたは４Ｂを含む部分の幅をＷ３とする。さらに、導電層５Ａと５Ｂの離間寸法をＤ０、フューズライン部３Ａａとコンタクト領域４Ａとの距離、および、もう片方のコンタクト領域４Ｂとフューズライン部３Ａａとの距離をＤ２、フューズ本体部３Ａと導電層５Ａまたは５Ｂとの距離をＤ３、コンタクト領域４Ａからパッド部３Ｂａのフューズ側端までの距離、および、コンタクト領域４Ｂからパッド部３Ｂｂのフューズ側端までの距離をＤ４とする。
【００１８】
なお、フューズ３は、必ずしも図１（Ａ）に示すように左右対称に形成されている必要はない。非対称の場合、上記長さＬ、幅Ｗおよび距離Ｄの定義は、少なくとも、バイアス時に正極となる側で適用される。以下、導電層５Ａが正極側であると仮定する。
また、フューズ本体部と導電層との距離Ｄ３は０であってもよい。但し、パッド部に比べ抵抗値が高く溶断が起こるフューズ本体部を導電層５Ａから離すことができる点では距離Ｄ３が正の値を有することが望ましい。逆に距離Ｄ３が大きすぎると距離Ｄ２が大きくなり、フューズ本体部３Ａから電流供給点（コンタクト領域４Ａ）までが離れすぎて加熱に余り寄与しない抵抗成分が増加することから、その点で適切な範囲が存在する。
さらに、連結部３Ａｂは幅がパッド部側ほど大きい形状を有しているが、その形状、および連結部３Ａｂの有無は任意である。
【００１９】
本実施の形態では、あるバイアス条件の下で、フューズ３の３次元形状、即ち膜厚および平面パターン並びにフューズ３の材料、少なくとも正極側の導電層５Ａの３次元形状、即ち膜厚および平面パターン並びに導電層の材料、さらには、上記で定義した各種構造パラメータにより、フューズの溶断位置が変化する。
種々の検討により、この各種構造パラメータの中でフューズの溶断位置を大きく左右するものは、フューズ本体部の長さＬ１、コンタクト領域４Ａを含む導電層部分の幅Ｗ３、フューズライン部３Ａａとコンタクト領域４Ａとの距離Ｄ２、および、コンタクト領域４Ａからパッド部端までの距離Ｄ４であることが分かった。フューズライン部３Ａａの幅に比べると、その長さＬ０またはフューズ本体部３Ａの長さＬ１が溶断部の位置に大きく影響する。また、導電層５Ａの長さＬ３は放熱能力に影響するが、導電層５Ａのコンタクト領域４Ａの幅Ｗ３の方が溶断部の位置に大きく影響する。
【００２０】
これらの知見に基づいて、以下、３つの構造パラメータＬ１，Ｗ３およびＤ４それぞれについて、フューズを溶断する時間（以下、カット時間という）の依存性を調べた結果について述べる。なお、フューズラインとコンタクト領域との距離Ｄ２については、図１（Ａ）の構造では影響が大きい部類に入ることは分かっているが、本実施の形態で連結部３Ａｂの有無が任意であることから、ここでの検討は行っていない。
【００２１】
３つの構造パラメータＬ１，Ｗ３およびＤ４の何れかを変化させるが、残りのパラメータは典型値を用いた。典型的な他の構造パラメータを述べると、フューズ本体部の長さＬ１および導電層間距離Ｄ０が各々２．５〜６．０μｍ、導電層の長さＬ３および幅Ｗ３が各々６〜１０μｍ、フューズライン部３Ａａの幅が０．数μｍ、距離Ｄ２，Ｄ３およびＤ４が、それぞれ０．５〜１．５μｍ，０．０１〜０．３μｍおよび０．数μｍである。また、絶縁膜２の厚さが数百ｎｍ、ポリシリコン膜厚が数十〜２５０ｎｍ、シリコン酸化膜４の厚さが２００〜５００ｎｍとした。導電層は、下層から順にＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ／ＴｉＯＮにより構成されている。このときフューズは、初期抵抗値が５００〜８００Ω、シート抵抗が数十〜１５０Ω／□）であった。
【００２２】
図２に、導電層幅Ｗ３のカット時間依存性を示す。導電層幅Ｗ３は小さ過ぎても大き過ぎてもカット時間が長くなる。また、カット時間が１μｓ以下において、導電層幅Ｗ３が６μｍ以上で１４μｍ以下の最適範囲をとる。ここで、１μｓのカット時間を基準とするのは、フューズ溶断とみなす抵抗規格２０ＭΩ以上を満たさないフューズは、その溶断にかかった時間が１μｓを超えると発生し始めることが、種々の構造パラメータを変化させたばらつきデータから経験的に判明しているからである。特に、図２に示すように、導電層幅Ｗ３を６μｍより小さくすると、フューズを溶断させて抵抗値を２０ＭΩ以上の規格内にするためのカット時間が急激に長くなる。
【００２３】
この１μｓより長い時間バイアスを印加して溶断を行うことによって抵抗値が規格外となったフューズをＳＥＭにより解析した。その素子断面ＳＥＭ写真を元に描いた簡略断面図を、図５に示す。
この図５から、ポリシリコン膜３の破断箇所Ｚが正電圧を印加した導電層（Ａｌ電極）５Ａ側に位置している。この正極側では、Ｔｉ／ＴｉＯＮ／Ｔｉ層５Ｃが溶出し、ポリシリコンとの合金層が形成されている。また、接地電位を付与した導電層５Ｂ側でアルミニウム（Ａｌ）が溶出し、これとポリシリコンとの合金層が形成されている。これらの合金層はポリシリコンより低抵抗な層であり、このような合金層の存在によってフューズの抵抗値が抵抗規格２０ＭΩ以上を満足できなくなる。
【００２４】
図３に、パッド部エッジとコンタクト領域間距離Ｄ４のカット時間依存性を示す。
この距離Ｄ４も、図２に示す導電層幅Ｗ３と同じような傾向のカット時間依存性を示しており、距離Ｄ４は小さ過ぎても大き過ぎてもカット時間が長くなる。また、カット時間が１μｓ以下において、距離Ｄ４が０．２５μｍ以上で０．９０μｍ以下の最適範囲をとる。ここで、最適範囲の基準として同様に１μｓのカット時間を用いている。特に、図３に示すように、距離Ｄ４を０．２５μｍより小さくすると、フューズを溶断させて抵抗値を２０ＭΩ以上の規格内にするためのカット時間が急激に長くなる。これは、前記した図５と同様に、バイアス印加時間を長くすると、Ｔｉ／ＴｉＯＮ／Ｔｉ層とポリシリコンとの合金層、或いは、アルミニウム（Ａｌ）とポリシリコンとの合金層が形成され、これによりカット後のフューズ抵抗値がある程度までしか大きくならないからである。
【００２５】
図４に、フューズ本体部長さＬ１のカット時間依存性を示す。
フューズ本体部長さＬ１は、導電層幅Ｗ３や距離Ｄ４とカット時間依存性の傾向が異なっている。長さＬ１は小さくしていくと約１．５５μｍ付近からカット時間が急激に長くなる。ところが、長さＬ１を長くしていくとカット時間が短くなる一方であり、長さＬ１がある長さになると飽和し、これ以上は殆どカット時間の変化が見られなくなる。さらに、フューズ本体部の長さＬ１を長くすると、いかなるバイアス条件でもフューズがカットされない限界が存在することも判明した。この限界点は、様々な構造パラメータがばらついたサンプルで実験的に確かめると、フューズ本体部の長さＬ１が約２０μｍのときであった。したがって、先の２例の場合と同じ、１μｓ以下のカット時間を適用すると、フューズ本体部長さＬ１の範囲を「１．５５μｍ以上２０μｍ以下」と規定することができる。
【００２６】
但し、フューズ本体部長さＬ１については、斜め破断というもう一つの観点からの制限を加える必要がある。斜め破断とは、Ｔｉ／ＴｉＯＮ／Ｔｉ層とポリシリコンとの合金層、或いは、アルミニウム（Ａｌ）とポリシリコンとの合金層が、コンタクト領域４Ａまたは４Ｂで起こるのではなく、正極側の導電層５Ａのエッジ直下で層間絶縁膜４が破れ、この箇所でポリシリコンの合金化が起こる現象をいう。
図６に、斜め破断が生じたフューズのＳＥＭ写真を元に描いた簡略断面図を示す。斜め破断が起こると、フューズの短絡が起こるため急激に抵抗値が低下する。その結果、フューズ抵抗値は、その溶断とみなす抵抗規格値「２０ＭΩ以上」を大きく下回ってしまう。
前記したフューズ本体部長さＬ１の範囲「１．５５μｍ以上２０μｍ以下」が、フューズ溶断の不良率低減のための最適範囲といえるためには、その下限値側が、斜め破断が起こらないための条件に適合しなければならない。すなわち、フューズの破断箇所が少しでも導電層５Ａのエッジにかかると、斜め破断の確率が急激に増大することから、そのようなことがないようにフューズ本体部長さＬ１の範囲が制限されなければならない。
【００２７】
図７（Ａ）〜図７（Ｃ）に、フューズ本体長さＬ１＝１．８μｍを中心に変化させたときの溶断後のＳＥＭ写真を元に描いた簡略断面を示す。
長さＬ１が１．８μｍより小さいときは、図７（Ａ）に示すように、フューズの破断位置中心Ｚ１が導電層５Ａの下方に位置する。このとき斜め破断の確率はかなり高い。フューズの破断位置中心Ｚ２が導電層５Ａのエッジとほぼ一致する図７（Ｂ）は、フューズ本体部長さＬ１が１．８μｍである。このときも斜め破断の確率は高いが、これより少しでも長さＬ１が大きくなると斜め破断の確率が低下する。そして、図７（Ｃ）のように、フューズ本体部長さＬ１が１．８μｍより十分大きくなると、破断位置中心Ｚ３が導電層５Ａのエッジから大きく離れるため、斜め破断の可能性は殆どなくなる。図７（Ａ）の場合、フューズの分離部分がほとんど接触しかけているためカット時間がかなり長くなる。図７（Ｂ）の場合、フューズの分離部分がかなり離れているためカット時間が急激に低下して規格（１μｓ以内）に入ることがある。但し、斜め破断の可能性があるため、場合によっては規格を外れる虞が残されている。図７（Ｂ）の場合よりもフューズ本体長さＬ１が少しでも長くなると、斜め破断の可能性が低下するためカット時間が規格内に入るようになる。図７（Ｃ）のように、フューズの分離が十分になると、それ以上分離距離が離れた場合でも抵抗値は大きく変化しないため、カット時間も低い側で安定する。
【００２８】
このようにフューズ本体長さＬ１が１．８μｍの値が、現実的な範囲の下限境界となると言える。よって、フューズ本体長さＬ１の適切な範囲は「１．５５μｍ以上で２０μｍ以下」、さらに望ましくは「１．８μｍより大きく２０μｍ以下」となる。
【００２９】
本実施の形態によれば、前述した３つの構造パラメータＬ１，Ｗ３およびＤ４のうち１つ、或いは複数の任意のパラメータを組み合わせることにより、フューズ溶断後の抵抗値が規格外となる可能性を大幅に低減することができる。
【００３０】
従来は、フューズ溶断不良の発生率が相対的に高かったことから、その不良が発生したチップは、フューズによる特性のトリミングが行えないままパッケージ組み立て工程に送られることがあった。その場合、組み立て後の出荷前検査での上記特性不良率が高くなることがあり、材料費等の無駄が多かった。或いは、フューズ溶断不良が発生したチップをＰＣ（ペレットチェック）不良として組み立て工程に送らないようにすることもできるが、フューズ溶断不良は、そのトリミング対象である特性の良否とは無関係である。したがって、このようにすると、本来良品であるはずのチップがウエハプロセス段階で不良品として落とされ、この場合も材料費の無駄が発生する場合がある。
【００３１】
本実施の形態では、構造パラメータＬ１，Ｗ３およびＤ４の最適化によりフューズ不良率を大幅に低減することが可能なことから、例えば、パッケージに組み立てた後、あるいはベアチップをモジュールに組み込んだ後での特性トリミングを行っても、それによる経費の無駄は軽微なものとなる。
【００３２】
なお、幅Ｗ３を有する導電層５Ａおよび５Ｂは、その長さＬ３を規定しないで通常の配線として用いても良いが、幅Ｗ３は通常の配線幅より大きくなることが多い。この場合、少なくとも正極側の導電層、例えば導電層５Ａのみ、あるいは双方の導電層５Ａと５Ｂを配線層の幅広の先端部分として規定することができる。この場合、配線層と導電層５Ａまたは５Ｂとは、１つの導電膜をパターンニングすることによって一括形成される。或いは、配線層と導電層５Ａおよび５Ｂとを、半導体基板上の多層膜構造の異なる階層から形成することができる。たとえば、導電層５Ａおよび５Ｂを１ｓｔＡｌ層から形成し、これに不図示のコンタクトプラグを介して接続される２ｎｄＡｌ層から配線層を形成することができる。
【００３３】
［第２の実施の形態］
本実施の形態は、フューズ選択回路を備えた半導体装置に関する。フューズは、構造パラメータＬ１，Ｗ３およびＤ４の何れも最適化されていないものであっても良いが、第１実施の形態で述べた構造のフューズを用いることが望ましい。このフューズを用いると出荷検査時の特性不良率を向上させることができることは先に述べたが、本実施の形態は、さらに出荷検査時の特性トリミングを行って当該特性の不良率を向上させるためにフューズを電気的に選択する手段を有することを特徴とする。
【００３４】
図８は、ＬＣＤ駆動ＩＣ等に搭載されている駆動電圧制御回路の構成を示す回路図である。
この特性調整回路（駆動電圧調整回路）は、ダブルポリフューズ構成を有している。フューズＦＵＳＥＡとＦＵＳＥＢが駆動電圧ＶＦＵＳＥの供給線に並列接続されている。このフューズを選択する回路１０は、５つのナンドゲートＮ１〜Ｎ５、２つのインバータＩ１とＩ２、４つのＰＭＯＳトランジスタＭＰ１〜ＭＰ４、２つのＮＭＯＳトランジスタＭＮ１とＭＮ２、３つの抵抗Ｒ１〜Ｒ３、および、４つのバイポーラトランジスタＱ１〜Ｑ４とを有する。トランジスタＭＰ１，ＭＰ２，ＭＰ３およびＭＮ１が電源電圧ＶＣＣと接地電位ＧＮＤとの間に接続されている。同様に、トランジスタＭＰ１，ＭＰ２，ＭＰ４およびＭＮ２が、抵抗Ｒ１，トランジスタＱ１および抵抗Ｒ２が、抵抗Ｒ１，トランジスタＱ２および抵抗Ｒ３が、それぞれ電源電圧ＶＣＣと接地電位ＧＮＤとの間に接続されている。
【００３５】
トランジスタＭＰ１のゲートにナンドゲートＮ１の出力ＶＧＰが入力され、ナンドゲートＮ１の２つの入力に制御信号ＥＮＤＸとＦＬＧとが入力される。制御信号ＥＮＤＸとＦＬＧは、ナンドゲートＮ２にも入力され、その出力ＡＣＴＸがトランジスタＭＮ１とＭＮ２のゲートと、インバータＩ２の反転入力に入力される。インバータの出力ＡＣＴは、ナンドゲートＮ３，Ｎ４およびＮ５に入力される。ナンドゲートＮ３とＮ４に信号ＣＵＴが入力され、ナンドゲートＮ３とインバータＩ１にフューズの選択信号ＳＥＬが入力される。インバータＩ１の出力はナンドゲートＮ４に入力され、その出力ＣＵＴＡＸがトランジスタＭＰ３のゲートに入力される。一方、ナンドゲートＮ３の出力ＣＵＴＢＸがトランジスタＭＰ２のゲートに出力され、ナンドゲートＮ５の入力にデータ信号ＤＡＴＡが入力される。
【００３６】
トランジスタＭＰ３とＭＮ１との接続中点の電位が、トランジスタＱ２のベースに印加され、それによってトランジスタＱ２がオンまたはオフする。トランジスタＱ２のエミッタ電位が変化すると、それにより高耐圧のトランジスタＱ４がオンまたはオフする。これにより、フューズＦＵＳＥＢの電流がオンまたはオフする。同様に、トランジスタＭＰ４とＭＮ２との接続中点の電位が、トランジスタＱ１のベースに印加され、それによってトランジスタＱ１がオンまたはオフする。トランジスタＱ１のエミッタ電位が変化すると、それにより高耐圧のトランジスタＱ３がオンまたはオフする。これにより、フューズＦＵＳＥＡの電流がオンまたはオフする。
【００３７】
つぎに、この回路動作の詳細を、フューズＦＵＳＥＢが選択される場合を例に、さらに詳細に説明する。この動作時にアクティブとなる線を、図８において太線で示している。
フューズ不良検出モードでは、制御信号ＥＮＤＸとＦＬＧがともに「Ｈ」であるから、ナンドゲートＮ１の出力ＶＧＰが「Ｌ」し、トランジスタＭＰ１がオン可能な状態となっている。また、ナンドゲートＮ２の出力ＡＣＴＸが「Ｌ」、その反転信号ＡＣＴが「Ｈ」となっている。この信号ＡＣＴが「Ｈ」であることから、ナンドゲートＮ５は、データ信号ＤＡＴＡに応じてトランジスタＭＰ２を制御可能な状態となっている。つまり、データ信号ＤＡＴＡが「Ｌ」の場合は、トランジスタＭＰ２がオンし得ないので、フューズカットは一切行われないが、データ信号ＤＡＴＡが「Ｈ」の場合は、フューズカット指令が出され、ナンドゲートＮ５の制御によってトランジスタＭＰ２がオン可能な状態となる。
【００３８】
この状態で、フューズカットの許可信号ＣＵＴが「Ｈ」、フューズ選択信号が「Ｌ」となると、ナンドゲートＮ３の出力ＣＵＴＢＸが「Ｈ」、ナンドゲートＮ４の出力ＣＵＴＡＸが「Ｌ」となる。その結果、トランジスタＭＰ３がオン可能な状態、ＭＰ４がオフ状態となる。ＮＭＯＳトランジスタＭＮ１とＭＮ２はオフしているので、トランジスタＱ２のベースに「Ｈ」の電位が印加される。この「Ｈ」電位はトランジスタＱ４のベースに伝達され、その結果、フューズＦＵＳＥＢに、たとえば数十ｍＡ程度の電流が流れ、フューズＦＵＳＥＢがカットされる。
【００３９】
一方、選択信号ＳＥＬが「Ｌ」なので、ナンドゲートの出力ＣＵＴＢＸは「Ｈ」となりフューズＦＵＳＥＡ側の制御トランジスタＭＰ４，Ｑ１およびＱ３はオフしたままであり、その結果、フューズＦＵＳＥＡに電流が流れない。
【００４０】
フューズＦＵＳＥＡとトランジスタＱ３との接続中点電位は、フューズＦＵＳＥＡの抵抗値を反映したものとなり、同様に、フューズＦＵＳＥＢとトランジスタＱ４との接続中点電位は、フューズＦＵＳＥＢの抵抗値を反映したものとなる。これらの２つの出力に基づいて、Ｃ／Ｓ判定回路２０が、フューズ抵抗値が規格を満たしているか否かを判断する。フューズ抵抗値が十分高い場合は、その出力信号ＯＵＴがカット状態を示す「Ｈ」を出力し、初期状態およびフューズ不良で抵抗値が十分高くならない場合は、その出力信号ＯＵＴがショート状態を示す「Ｌ」を出力する。
このダブルポリフューズ構成では、片方のフューズ溶断に不具合が出ても、もう片方のフューズが不良でない限り、特性調整の役目を遂行できる。２つのフューズがともに不良となる確立は極めて低いので、出荷検査で特性調整不能となることは殆どない。
なお、不良率が向上した第１の実施の形態のフューズを用いた場合、シングルフューズ構成でも十分に信頼性を高くできる。その場合、１系統の制御トランジスタ群とセレクト信号の制御系回路を省略できる。
【００４１】
本実施の形態では、このようなフューズ選択回路を多数組み合わせることによって、例えばＬＣＤドライバＩＣの液晶駆動電圧の微調整を容易に行うことができる。
ＬＣＤパネルでは、高解像度化が進み１パネルを駆動するＩＣの個数が増えている。そのためドライバＩＣ間の特性差によって画面に見える縦筋を有効に防止することが重要となってきている。そのためには、内部データに応じて電気的に、駆動出力電圧を調整する機能を搭載したＩＣが望まれる。
このフューズ選択回路１０およびＣ／Ｓ判定回路２０は、内部データＤＡＴによってフューズによる特性調整の要・不要を自動検出し、また、フューズ不良の有無を電気的に行うことができる。このため、特にパッケージ組み立て後のＩＣ、あるいは、携帯機器のパネル駆動回路などのように実装スペースがなくＩＣチップをベアで基板に組み付けた場合でも、その後、外部から電気的にフューズによる特性調整の要・不要およびフューズ不良の検出が行えるという大きな利点が得られる。なお、この機能を有するといっても、本構成によりフューズ不良検出をウエハ或いはチップ段階で行うことは排除するものではない。
【００４２】
【発明の効果】
本発明の半導体装置によれば、フューズの溶断位置が導電層にあまり近づかないように、フューズ本体部の長さが適切に設定されている。このため、導電層のエッジ部分で当該導電層とフューズ間のショートが生じにくい。その結果、フューズ遮断時の抵抗を十分かつ安定に高くすることができ、フューズ不良率を低減できる。
その結果、当該半導体装置は、フューズ不良を殆ど意識しなくてもよくなり、フューズのチェックの手間、コストが省ける。
また、フューズの選択回路を有する場合、製品出荷時にフューズによる特性調整の要・不要およびフューズ不良の検出が行えるようになり、不良率が低く使いやすい半導体製品を提供することが可能となる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明の実施の形態に係るフューズの平面図である。（Ｂ）は、その断面図である。
【図２】導電層幅のカット時間依存性を示すグラフである。
【図３】パッド部エッジとコンタクト領域間距離のカット時間依存性を示すグラフである。
【図４】フューズ本体部長さのカット時間依存性を示すグラフである。
【図５】長い時間バイアスを印加して溶断を行うことによって抵抗値が規格外となったフューズについて、そのＳＥＭ写真を元に描いた簡略断面図である。
【図６】斜め破断が生じたフューズのＳＥＭ写真を元に描いた簡略断面図である。
【図７】（Ａ）〜（Ｃ）は、フューズ本体長さＬ１を、１．８μｍを中心に変化させたときの溶断後のＳＥＭ写真を元に描いた簡略断面である。
【図８】本発明の第２の実施の形態に係るフューズ選択回路を含む駆動電圧制御回路の構成を示す回路図である。
【図９】電流供給によりフューズを溶断するトリミング回路図である。
【図１０】（Ａ）は、トリミング回路のフューズ構成を示す平面図、（Ｂ）は、その断面図である。
【符号の説明】
１…半導体基板、２…絶縁膜、３…フューズ、３Ａ…フューズ本体部、３Ｂａ，３Ｂｂ…パッド部、４…層間絶縁膜、４Ａ，４Ｂ…コンタクト領域、５Ａ，５Ｂ…導電層、１０…選択回路
Claims (18)
- フューズ本体部と当該フューズ本体部によって連結されている２つのパッド部とを備えているフューズと、前記２つのパッド部のそれぞれに１つずつ接続されている２つの導電層と、が半導体基板上の積層構造内に形成されている半導体装置であって、
前記２つの導電層間に電気的ストレスを印加し前記フューズを溶断したときに、前記導電層と重なる領域から離れた前記フューズ本体部内の位置に当該フューズの溶断部がくるように、前記フューズ本体部の長さが規定されている
ことを特徴とする半導体装置。 - 前記フューズ本体部の幅が前記２つのパッド部の各々の幅より小さく、
前記フューズ本体部の長さが１．８μｍより大きく２０μｍ以下である
ことを特徴とする請求項１に記載の半導体装置。 - 前記２つの導電層の少なくとも一方が、対応する前記パッド部に接続されている所定幅の部分と、当該所定幅の部分より幅が狭い配線部分と、を有する
ことを特徴とする請求項１に記載の半導体装置。 - 前記２つの導電層の少なくとも一方に、当該導電層より幅が狭い配線層が接続されている
ことを特徴とする請求項１に記載の半導体装置。 - 前記２つの導電層の少なくとも一方において、前記パッド部とのコンタクト領域を含む導電層部分の幅が６μｍ以上１４μｍ以下である
ことを特徴とする請求項１に記載の半導体装置。 - 前記２つの導電層間の距離が、前記フューズの前記２つのパッド部間の距離より大きい
ことを特徴とする請求項１に記載の半導体装置。 - 前記２つの導電層の少なくとも一方において、当該導電層と前記パッド部とを接続するコンタクト領域から前記フューズ本体部に接したパッド部エッジまでの距離が０．２５μｍ以上で０．９０μｍ以下である
ことを特徴とする請求項１に記載の半導体装置。 - フューズ本体部と当該フューズ本体部によって連結されている２つのパッド部とを備えているフューズと、前記２つのパッド部のそれぞれに１つずつ接続されている２つの導電層と、が半導体基板上の積層構造内に形成されている半導体装置であって、
前記２つの導電層間に電気的ストレスを印加し前記フューズを溶断したときに、前記導電層と重なる領域から離れた前記フューズ本体部内の位置に当該フューズの溶断部がくるように、前記２つの導電層の少なくとも一方において、前記パッド部とのコンタクト領域を含む導電層部分の幅が規定されている
ことを特徴とする半導体装置。 - 前記コンタクト領域を含む導電層部分の前記幅が６μｍ以上１４μｍ以下である
ことを特徴とする請求項８に記載の半導体装置。 - 前記フューズ本体部の幅が前記２つのパッド部の各々の幅より小さく、
前記フューズ本体部の長さが１．８μｍより大きく２０μｍ以下である
ことを特徴とする請求項８に記載の半導体装置。 - 前記２つの導電層の少なくとも一方が、対応する前記パッド部に接続されている所定幅の部分と、当該所定幅の部分より幅が狭い配線部分と、を有する
ことを特徴とする請求項８に記載の半導体装置。 - 前記２つの導電層の少なくとも一方に、当該導電層より幅が狭い配線層が接続されている
ことを特徴とする請求項８に記載の半導体装置。 - 前記２つの導電層間の距離が、前記フューズの前記２つのパッド部間の距離より大きい
ことを特徴とする請求項８に記載の半導体装置。 - 前記２つの導電層の少なくとも一方において、当該導電層と前記パッド部とを接続するコンタクト領域から前記フューズ本体部に接したパッド部エッジまでの距離が０．２５μｍ以上で０．９０μｍ以下である
ことを特徴とする請求項８に記載の半導体装置。 - 半導体基板上の積層構造内に導電材料からなるフューズを有し、当該フューズが、フューズ本体部と、フューズ本体部によって連結されている２つのパッド部とを備えている半導体装置であって、
前記フューズ本体部の幅が前記２つのパッド部の各々の幅より小さく、
前記フューズ本体部の長さが１．８μｍより大きく２０μｍ以下である
ことを特徴とする半導体装置。 - 半導体基板上の積層構造内に導電材料からなるフューズを有し、当該フューズが、フューズ本体部と、フューズ本体部によって連結されている２つのパッド部とを備え、前記２つのパッド部のそれぞれに導電層が１つずつ接続されている半導体装置であって、
２つの前記導電層の少なくとも一方において、当該導電層と前記パッド部とを接続するコンタクト領域を含む導電層部分の幅が６μｍ以上１４μｍ以下である
ことを特徴とする半導体装置。 - 複数の単位抵抗が接続された抵抗回路を有し、
前記単位抵抗の幾つかにフューズが接続され、
前記フューズが、フューズ本体部と、当該フューズ本体部によって連結されている２つのパッド部とを備え、
前記フューズと、前記２つのパッド部のそれぞれに１つずつ接続されている２つの導電層と、が半導体基板上の積層構造内に形成され、
前記２つの導電層間に電気的ストレスを印加し前記フューズを溶断したときに、前記導電層と重なる領域から離れた前記フューズ本体部内の位置に当該フューズの溶断部がくるように、前記フューズ本体部の長さが規定され、
前記電気的ストレスを印加して溶断するフューズの組み合わせを内部回路により選択し、前記抵抗回路の抵抗値を変化させる
ことを特徴とする半導体装置。 - 複数の単位抵抗が接続された抵抗回路を有し、前記単位抵抗の幾つかにフューズが接続され、
前記フューズが、フューズ本体部と、当該フューズ本体部によって連結されている２つのパッド部とを備え、
前記フューズと、前記２つのパッド部のそれぞれに１つずつ接続されている２つの導電層と、が半導体基板上の積層構造内に形成され、
前記２つの導電層間に電気的ストレスを印加し前記フューズを溶断したときに、前記導電層と重なる領域から離れた前記フューズ本体部内の位置に当該フューズの溶断部がくるように、前記２つの導電層の少なくとも一方において、前記パッド部とのコンタクト領域を含む導電層部分の幅が規定され、
前記電気的ストレスを印加して溶断するフューズの組み合わせを内部回路により選択し、前記抵抗回路の抵抗値を変化させる
ことを特徴とする半導体装置。
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