JP2005166799A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ヒューズ上の絶縁膜を薄膜化することなく、このヒューズを簡単に切断できるようにした半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１にヒューズ切断用のｎＭＯＳＦＥＴ１０を形成し、このシリコン基板にヒューズ切断用のｎＭＯＳＦＥＴ１０と繋がったヒューズＦを形成する。次に、このヒューズＦ全体を覆うようにシリコン基板上に第２層間絶縁膜２２及び保護膜３２を形成する。そして、このヒューズＦを切断するか否かを選択し、切断することが選択されたヒューズＦにヒューズ切断用のｎＭＯＳＦＥＴ１０を介して高電圧印加状態で高電流を流すことにより、当該ヒューズＦを切断する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に関し、特に、トリミングに要する手間を低減する技術に関するものである。

従来から、不良のメモリセルを予備の冗長セルに置き換えてＩＣ全体の記憶容量を確保したり、このメモリセルやＭＯＳＦＥＴ等に繋がる配線の抵抗値又は容量値などを調整したりするために、配線と配線との間にトリミング（ｔｒｉｍｍｉｎｇ）用のヒューズを設けた構造が知られている（例えば、特許文献１参照）。
図３は従来例に係る半導体装置２００の構成例を示す断面図である。図３に示すように、この半導体装置２００は、シリコン基板２０１と、このシリコン基板２０１に形成されたｎＭＯＳＦＥＴ２１０と、第１層間絶縁膜２１２と、第２層間絶縁膜２２２と、第１配線層２１４ａ、２１４ｂと、第２配線層２２４ｂと、保護膜２３２等から構成されている。

これらの中で、第１配線層２１４ａ、２１４ｂはｎＭＯＳＦＥＴ２１０のソース、ドレイン（ｎ^＋）にそれぞれ接続するようにして、第１層間絶縁膜２１２上に形成されている。また、第２配線層２２４ｂは第１配線層２１４ｂに接続するようにして、第２層間絶縁膜２２２上に形成されている。これら第１配線層２１４ａ、２１４ｂ、第２配線層２２４ｂは、全てアルミ（Ａｌ）等からなるものである。さらに、この第２配線層２２４ｂを覆うようにして、第２配線層２２４ｂ上に保護膜２３２が形成されている。

ところで、図３に示すように、この第２配線層２２４ｂは、その一部がヒューズＦ´となっている。さらに、保護膜２３２は、このヒューズＦ´上の部分だけが他の部分よりも薄く加工されている。この半導体装置２００では、図３の紙面に対して垂直方向（即ち、Ｙ方向）に、ヒューズＦ´を含む第２配線層２２４ｂが複数形成されている。
このような第２配線層２２４ｂ全体の抵抗値を調整する等の目的で、複数のヒューズＦ´の中から任意のヒューズＦ´を切断する場合には、図３に示すように、保護膜２３２上から任意のヒューズＦ´に向けてレーザを照射する。ここで、ヒューズＦ´上の保護膜２３２は、その膜厚が他の部分よりも薄く加工されているので、保護膜２３２を通過する間のレーザの減衰を低く抑えることができる。そして、この保護膜２３２を通過したレーザがヒューズＦの表面に到達して、このヒューズＦ´は断線する。また、断線したヒューズＦ´の断片の一部は、薄く加工された保護膜２３２を突き破り、周囲に飛散する。
特開２００１−１３５７９２号公報

ところで、従来例に係る半導体装置２００の製造方法によれば、Ａｌ等からなるヒューズＦ´の表面にレーザを十分に到達させるために、保護膜２３２を形成した後で、このヒューズＦ´上の保護膜２３２をフォトリソグラフィ及びエッチング技術等を用いて薄膜化する必要があった。また、レーザの過度の減衰を防ぐために、ヒューズＦ´上での保護膜２３２の残膜厚さを精度良くコントロールする必要があった。このため、トリミングに多くの手間がかかるという問題があった。

そこで、この発明はこのような問題を解決したものであって、ヒューズ上の絶縁膜を薄膜化することなく、このヒューズを簡単に切断できるようにした半導体装置の製造方法の提供を目的とする。

上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、基板にヒューズ切断用の半導体素子を形成する工程と、前記基板に前記ヒューズ切断用の半導体素子と繋がったヒューズ素子を形成する工程と、前記ヒューズ素子全体を覆うように前記基板上に絶縁膜を形成する工程と、前記ヒューズ素子を切断するか否かを選択する工程と、前記選択する工程で切断することが選択された前記ヒューズ素子に前記ヒューズ切断用の半導体素子を介して高電圧印加状態で高電流を流すことにより、当該ヒューズ素子を切断する工程と、を含むことを特徴とするものである。

また、本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、前記ヒューズ素子を切断する工程では、前記絶縁膜をエッチングすることなくその成膜時の厚さを維持したまま、前記ヒューズ素子に前記高電流を流すことを特徴とするものである。
さらに、本発明に係る第３の半導体装置の製造方法は、上述した第１、第２の半導体装置の製造方法において、前記ヒューズ素子は、アルミ（Ａｌ）、アルミ合金又は窒化チタン（ＴｉＮ）の何れか、或いはそれらの組み合わせからなることを特徴とするものである。

ここで、絶縁膜とは、例えばヒューズ切断用の半導体素子等を覆う層間絶縁膜や、保護膜等のことである。また、高電流とは例えば５［ｍＡ／μｍ^２］以上である。本発明者は、ヒューズがアルミ（Ａｌ）、アルミ合金又は窒化チタン（ＴｉＮ）の何れか、或いはそれらの組み合わせ等からなり、このようなヒューズに高電流を流して当該ヒューズを切断する場合には、このヒューズの切断に要する電流値と、このヒューズ上の絶縁膜の厚さとの間にはほとんど相関がなく、絶縁膜の厚さを変化させた場合でもヒューズの切断に要する電流値は略一定であることを見出した。

本発明に係る第１〜第３の半導体装置の製造方法によれば、ヒューズ上の絶縁膜を薄膜化しなくても、このヒューズに所定の高電流を流すことで、このヒューズを簡単に切断することができる。従って、従来方式と比べて、絶縁膜を薄膜化する工程を省くことができ、トリミングに要する手間を低減することが可能である。
本発明に係る第４の半導体装置の製造方法は、上述した第１〜第３の半導体装置の製造方法において、前記ヒューズ切断用の前記半導体素子は、前記基板に設けられたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース、又はドレインのどちらか一方と接続した電圧印加端子と、前記ソース、又はドレインのうち前記電圧印加端子と接続しない他方と接続した接地端子とからなり、前記ヒューズ素子を形成する工程では、前記ヒューズ素子の一端を前記電圧印加端子に接続し、前記ヒューズ素子の他端を前記ソース、又はドレインのうちの前記他方と接続することを特徴とするものである。

本発明に係る第４の半導体装置の製造方法によれば、上記のＭＯＳトランジスタが、例えば耐圧＋６０［Ｖ］以上のｎＭＯＳトランジスタの場合には、ヒューズ素子を切断する工程で、このｎＭＯＳトランジスタのドレインに接続する電圧印加端子に例えば＋６０［Ｖ］を印加すると共に、接地端子に０［Ｖ］を印加する。また、このｎＭＯＳトランジスタのゲート電極に例えば＋６０［Ｖ］を印加する。このように、電圧印加端子と、接地端子と、ゲート電極とをそれぞれ所定の電位に置くことで、ヒューズ素子に高電流を流すことができ、このヒューズ素子を簡単に切断することができる。

本発明に係る第５の半導体装置の製造方法は、上述した第１〜第４の半導体装置の製造方法において、前記基板上に絶縁膜を形成する工程では、前記ヒューズ素子を切断する工程で切断された前記ヒューズの断片が前記絶縁膜を破って周囲に飛散することがないように当該絶縁膜を厚く形成することを特徴とするものである。
本発明に係る第５の半導体装置の製造方法によれば、切断されたヒューズ断片の周囲への飛散を防止することができる。また、ヒューズの切断工程で、このヒューズ上の絶縁膜に穴が形成されないので、この穴を経由しての基板側への水分等の侵入を防ぐことができる。半導体装置の信頼性の向上に貢献することができる。

以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。図１に示すように、この半導体装置１００は、シリコン基板１と、このシリコン基板１に形成されたｎＭＯＳＦＥＴ１０と、第１層間絶縁膜１２と、第２層間絶縁膜２２と、第１配線層１４ａ、１４ｂと、保護膜３２と、ロジック回路（図示せず）等から構成されている。これらの中で、ｎＭＯＳＦＥＴ１０は、例えば耐圧が＋６０［Ｖ］程度の高耐圧型トランジスタである。このｎＭＯＳＦＥＴ１０は、半導体装置１００に設けられたヒューズに高電流を流すためのスイッチとして用いられるものである。この点については後述する。

第１層間絶縁膜１２は、ｎＭＯＳＦＥＴ１０を覆うようにして、シリコン基板１上に形成されたものである。この第１層間絶縁膜１２は、例えばシリコン酸化膜からなるものであり、その膜厚は例えば３０００〜６０００［Å］程度である。また、第１配線層１４ａ、１４ｂはｎＭＯＳＦＥＴ１０のソース２、ドレイン３にそれぞれ接続するようにして、第１層間絶縁膜１２上に形成されたものである。この第１配線層１４ａ、１４ｂは、例えばアルミ（Ａｌ）、アルミ合金（Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｃｕなど）又は窒化チタン（ＴｉＮ）の何れか、或いはそれらの組み合わせからなるものである。

さらに、第２層間絶縁膜２２は、上記の第１配線層１４ａ及び１４ｂの全体を覆うようにして、第１層間絶縁膜１２上に形成されたものである。この第２層間絶縁膜２２は、例えばシリコン酸化膜からなるものであり、その膜厚は例えば３０００〜６０００［Å］程度である。また、この第２層間絶縁膜２２上の全面に保護膜３２が形成されている。この保護膜３２は、例えばシリコン窒化膜からなるものであり、その膜厚は例えば２０００〜５０００［Å］程度である。

また、図１に示すように、この半導体装置１００では、第１配線層１４ｂの一部がトリミング用のヒューズＦとなっている。このヒューズＦも、第１配線層１４ｂのヒューズＦ以外の部分と同様に、例えばアルミ（Ａｌ）、アルミ合金（Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｃｕなど）又は窒化チタン（ＴｉＮ）の何れか、或いはそれらの組み合わせからなるものである。図１に示すように、この第１配線層１４ｂの一端はｎＭＯＳＦＥＴ１０のドレイン３に接続し、その他端は端子Ｖ_１に接続しており、この端子Ｖ_１とドレイン３とによりヒューズＦは挟まれている。この半導体装置１００では、このヒューズＦを含む第１配線層１４ｂや、ｎＭＯＳＦＥＴ１０等が、図１の紙面に対して垂直方向（即ち、Ｙ方向）に複数設けられている。

図２（Ａ）及び（Ｂ）はヒューズＦの構成例を示す平面図と、Ａ−Ａ´矢視断面図である。図２（Ａ）に示すように、このヒューズＦの線幅をｌとし、第１配線層１４ｂのヒューズＦ以外の部分の線幅をＬとしたとき、ｌ＝２．７〜３．３［μｍ］程度、Ｌ＝１６［μｍ］以上である。また、図２（Ｂ）に示すように、このヒューズＦの高さをｈとし、第１配線層１４ｂのヒューズＦ以外の部分の高さをＨとしたとき、ｈとＨは例えば等しく、ｈ＝Ｈ＝５０００〜６０００［Å］程度である。ヒューズＦと、第１配線層１４ｂのヒューズＦ以外の部分との断面積には差が設けられており、ヒューズＦの線幅ｌは本例では２．７〜３．３［ｕｍ］で形成してあるが、例えば配線加工プロセスで許容する最小寸法に形成することによって、最も切断しやすいヒューズ構造となる。

このようにヒューズＦを配線加工プロセスで許容する最小寸法の線幅ｌ以上の寸法で配線幅を調整することにより、このヒューズＦに例えば＋５［Ｖ］程度の電源電圧を印加して通常電流を流した場合には当該ヒューズＦは溶断せず、このヒューズＦに例えば＋６０［Ｖ］程度の高電圧を印加して高電流を流した場合には当該ヒューズＦは溶断するように、このヒューズＦの特性を配線加工プロセスにあわせて自由に設定することが可能である。

図１において、シリコン基板１にｎＭＯＳＦＥＴ１０とヒューズＦとを形成し、さらに第２層間絶縁膜２２と保護膜３２とを形成した後で、第１配線層１４ｂ全体の抵抗値や、容量値等を微調整する場合には、まず始めに、ヒューズＦを切断するか否かを選択する。次に、切断することが選択されたヒューズＦに繋がる端子Ｖ_１に例えば＋６０［Ｖ］を印加すると共に、このヒューズＦに繋がるｎＭＯＳＦＥＴ１０のゲート端子Ｖ_２に例えば＋６０［Ｖ］を印加する。また、このｎＭＯＳＦＥＴ１０のソースに繋がる接地端子に０［Ｖ］を印加する（即ち、ソースを接地する。）。すると、このヒューズＦには約＋６０［Ｖ］の高電圧かかり、例えば８［ｍＡ］以上の高電流が流れる。そして、この高電圧かつ高電流によってヒューズＦには、あたかもエレクトロマイグレーション（ＥＭ：ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）のような現象が生じる。即ち、この高電流によって、ヒューズＦにはボイドが発生し、このボイドを起点にしてヒューズＦは断線する。

ところで、本発明者は、ヒューズＦがアルミ（Ａｌ）、アルミ合金（Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｃｕなど）又は窒化チタン（ＴｉＮ）の何れか、或いはそれらの組み合わせ等からなり、このようなヒューズＦに高電流を流して当該ヒューズＦを切断する場合には、このヒューズＦの切断に要する電流値と、このヒューズＦ上の絶縁膜（ここでは、第２層間絶縁膜２２及び保護膜３２）の厚さとの間にはほとんど相関がなく、この絶縁膜の厚さを変化させた場合でもヒューズＦの切断に要する電流値は略一定であることを見出した。つまり、従来方式と異なり、ヒューズＦを切断する前に、このヒューズＦ上の第２層間絶縁膜２２や、保護膜３２をエッチング等により薄膜化しなくても、このヒューズＦに所定の高電流を流すことで、このヒューズＦを簡単に切断できることを見出した。

そこで、このヒューズＦを切断する場合には、第２層間絶縁膜２２や保護膜３２をエッチングすることなく、その成膜時の厚さを維持したまま、ヒューズＦに高電流を流す。このようにして、ヒューズＦを選択的に切断し、第１配線層１４ｂ全体の抵抗値や、容量値等を微調整した半導体装置１００を完成させる。
このように、本発明に係る半導体装置１００の製造方法によれば、ヒューズＦ上方の保護膜３２や第２層間絶縁膜２２をエッチングしなくても、このヒューズＦに高電流を流すことで、このヒューズＦを簡単に切断することができる。従って、従来方式と比べて、保護膜３２や第２層間絶縁膜２２のエッチング工程を省くことができ、トリミングに要する手間を低減することができる。

また、本発明に係る半導体装置１００の製造方法によれば、上述の高電圧を印加するトリミングによって溶断したヒューズＦの断片が第２層間絶縁膜２２を破って飛散しないように、この第２層間絶縁膜２２を十分に厚く成膜しておくことが望ましい。このような構成により、溶断したヒューズＦの断片の周囲への飛散を防止することができる。また、第２層間絶縁膜２２を十分に厚く形成しておくことで、この第２層間絶縁膜２２や、保護膜３２に穴が形成されない。従って、このような穴を介したシリコン基板１側への水分等の侵入を防ぐことができ、半導体装置１００の信頼性を向上させることができる。

さらに、本発明に係る半導体装置１００の製造方法によれば、ヒューズＦの上面にレーザを照射するのではなく、このヒューズＦに高電流を流すことによって、このヒューズＦを切断する。従って、図１において、ヒューズＦを含む配線層を第１層間絶縁膜１２上だけでなく、第２層間絶縁膜２２上にも形成することが可能である。ここで、この第２層間絶縁膜２２上に形成されたヒューズＦを切断する場合も、第１層間絶縁膜１２上に形成されたヒューズＦを切断する場合と同様に、保護膜３２をエッチングする必要はない。従って、ヒューズＦを含む配線層のレイアウトの自由度を向上させることができる。

この実施形態では、シリコン基板１が本発明の基板に対応し、ｎＭＯＳＦＥＴ１０が本発明のヒューズ切断用の半導体素子に対応している。また、第２層間絶縁膜２２及び保護膜３２とが本発明の絶縁膜に対応し、ヒューズＦが本発明のヒューズ素子に対応している。
なお、この実施形態では、ヒューズＦを選択的にトリミングするためのスイッチとしてｎＭＯＳＦＥＴ１０を用いる場合について説明したが、このｎＭＯＳＦＥＴ１０をトリミング用のスイッチとして用いるだけでなく、例えば上記のロジック回路（図示せず）を構成する一トランジスタとしても用いる（即ち、兼用する）ような構成でも良い。

実施形態に係る半導体装置１００の構成例を示す断面図。 ヒューズＦの構成例を示す平面図と、Ａ−Ａ´矢視断面図。 従来例に係る半導体装置２００の構成例を示す断面図。

符号の説明

１ シリコン基板、２ ソース、３ ドレイン、１０ ｎＭＯＳＦＥＴ、１２ 第１層間絶縁膜、１４ａ、１４ｂ 第１配線層、２２ 第２層間絶縁膜、３２保護膜、１００ 半導体装置、Ｆ ヒューズ

Claims (5)

1. 基板にヒューズ切断用の半導体素子を形成する工程と、
   前記基板に前記ヒューズ切断用の半導体素子と繋がったヒューズ素子を形成する工程と、
   前記ヒューズ素子全体を覆うように前記基板上に絶縁膜を形成する工程と、
   前記ヒューズ素子を切断するか否かを選択する工程と、
   前記選択する工程で切断することが選択された前記ヒューズ素子に前記ヒューズ切断用の半導体素子を介して高電圧印加状態で高電流を流すことにより、当該ヒューズ素子を切断する工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記ヒューズ素子を切断する工程では、前記絶縁膜をエッチングすることなくその成膜時の厚さを維持したまま、前記ヒューズ素子に前記高電流を流すことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ヒューズ素子は、アルミ（Ａｌ）、アルミ合金又は窒化チタン（ＴｉＮ）の何れか、或いはそれらの組み合わせからなることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記ヒューズ切断用の前記半導体素子は、前記基板に設けられたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース、又はドレインのどちらか一方と接続した電圧印加端子と、前記ソース、又はドレインのうち前記電圧印加端子と接続しない他方と接続した接地端子とからなり、
   前記ヒューズ素子を形成する工程では、
   前記ヒューズ素子の一端を前記電圧印加端子に接続し、前記ヒューズ素子の他端を前記ソース、又はドレインのうちの前記他方と接続することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
5. 前記基板上に絶縁膜を形成する工程では、前記ヒューズ素子を切断する工程で切断された前記ヒューズの断片が前記絶縁膜を破って周囲に飛散することがないように当該絶縁膜を厚く形成することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。

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