JPH0831944A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0831944A JPH0831944A JP16350494A JP16350494A JPH0831944A JP H0831944 A JPH0831944 A JP H0831944A JP 16350494 A JP16350494 A JP 16350494A JP 16350494 A JP16350494 A JP 16350494A JP H0831944 A JPH0831944 A JP H0831944A
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- integrated circuit
- circuit device
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 電極間に誘電体膜を介在させてなるアンチヒ
ューズを有する半導体集積回路装置において、その誘電
体膜の厚さを均一にする。 【構成】 ＦＰＧＡにおけるアンチヒューズ６を構成す
る下部電極６ａと誘電体膜６ｂとの間にそれらを隔てる
薄い絶縁膜１１を設けるとともに、その絶縁膜１１の厚
さを、絶縁膜１１に穿孔された接続孔１２ａ内における
誘電体膜６ｂの厚さが均一となるような厚さに設定し
た。
ューズを有する半導体集積回路装置において、その誘電
体膜の厚さを均一にする。 【構成】 ＦＰＧＡにおけるアンチヒューズ６を構成す
る下部電極６ａと誘電体膜６ｂとの間にそれらを隔てる
薄い絶縁膜１１を設けるとともに、その絶縁膜１１の厚
さを、絶縁膜１１に穿孔された接続孔１２ａ内における
誘電体膜６ｂの厚さが均一となるような厚さに設定し
た。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、アンチヒューズを有す
る半導体集積回路装置およびその製造方法に適用して有
効な技術に関するものである。
よびその製造技術に関し、特に、アンチヒューズを有す
る半導体集積回路装置およびその製造方法に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】近年は、ＡＳＩＣ（Application Specif
ic Standard Product Integrated Circuit）等のような
特定用途向けＩＣの開発、製造が進められている。この
ＡＳＩＣの代表例にゲートアレイがある。
ic Standard Product Integrated Circuit）等のような
特定用途向けＩＣの開発、製造が進められている。この
ＡＳＩＣの代表例にゲートアレイがある。
【０００３】ゲートアレイは、半導体基板上に予め形成
された複数の基本セルのうち、所定の基本セル間を結線
することにより所定の論理回路を構成する方式の半導体
集積回路装置である。
された複数の基本セルのうち、所定の基本セル間を結線
することにより所定の論理回路を構成する方式の半導体
集積回路装置である。
【０００４】ゲートアレイにおいては、複数の基本セル
が予め形成されていたマスタウエハをストックしておく
ことができ、配線工程での配線の仕方のみで所定の論理
回路を構成することができるので、特定用途向けのＩＣ
であっても短期間で開発することができるという特徴が
ある。
が予め形成されていたマスタウエハをストックしておく
ことができ、配線工程での配線の仕方のみで所定の論理
回路を構成することができるので、特定用途向けのＩＣ
であっても短期間で開発することができるという特徴が
ある。
【０００５】ところで、近年は、上述のゲートアレイよ
りもはるかに短期間で製品開発が可能なＦＰＧＡ（Fiel
d Programmable Gate Array)が注目を集めている。
りもはるかに短期間で製品開発が可能なＦＰＧＡ（Fiel
d Programmable Gate Array)が注目を集めている。
【０００６】ＦＰＧＡは、論理ブロック、配線およびプ
ログラム素子を半導体基板上に予め形成しておき、その
後のプログラム工程時にプログラム素子を用いて所定の
論理ブロック間を接続することにより所定の論理回路を
構成する方式の半導体集積回路装置である。
ログラム素子を半導体基板上に予め形成しておき、その
後のプログラム工程時にプログラム素子を用いて所定の
論理ブロック間を接続することにより所定の論理回路を
構成する方式の半導体集積回路装置である。
【０００７】すなわち、ＦＰＧＡは、所定の論理ブロッ
ク間等をプログラム素子を用いて接続することにより所
望する論理回路を構成する大規模なＰＬＤ（Programmab
le Logic Device)である。
ク間等をプログラム素子を用いて接続することにより所
望する論理回路を構成する大規模なＰＬＤ（Programmab
le Logic Device)である。
【０００８】このＦＰＧＡについては、例えば日経ＢＰ
社、１９９２年１０月１日発行「日経マイクロデバイ
ス」Ｐ２６〜Ｐ５２に記載があり、この文献には、プロ
グラム素子としてアンチヒューズを用いた構造について
説明されている。
社、１９９２年１０月１日発行「日経マイクロデバイ
ス」Ｐ２６〜Ｐ５２に記載があり、この文献には、プロ
グラム素子としてアンチヒューズを用いた構造について
説明されている。
【０００９】このアンチヒューズは、例えば金属電極間
に誘電体膜を介在させて構成されており、通常は、下部
金属電極を被覆する層間絶縁膜に、下部金属電極の上面
の一部が露出するような接続孔を穿孔した後、その層間
絶縁膜上に誘電体膜を堆積することによりその接続孔内
に誘電体膜を埋め込み、さらにその誘電体膜上に上部金
属電極形成用の金属膜を堆積することによって形成され
ている。
に誘電体膜を介在させて構成されており、通常は、下部
金属電極を被覆する層間絶縁膜に、下部金属電極の上面
の一部が露出するような接続孔を穿孔した後、その層間
絶縁膜上に誘電体膜を堆積することによりその接続孔内
に誘電体膜を埋め込み、さらにその誘電体膜上に上部金
属電極形成用の金属膜を堆積することによって形成され
ている。
【００１０】プログラムは、その金属電極間に所定の電
圧（書込み電圧）を印加して、その金属電極間の誘電体
膜の一部に絶縁破壊を生じさせ、その部分を溶融させる
ことでシリサイド化することにより金属電極間を導通さ
せることにより行っている。
圧（書込み電圧）を印加して、その金属電極間の誘電体
膜の一部に絶縁破壊を生じさせ、その部分を溶融させる
ことでシリサイド化することにより金属電極間を導通さ
せることにより行っている。
【００１１】この種のアンチヒューズの構造について
は、例えばアイ・イー・ディー・エム（ＩＥＤＭ（Inte
rnational Electron Device Meeting) １９９２年１２
月発行「インターコネクト デバイシズ フォー フィ
ールド プログラマブル アレイ（Interconnect Devic
es for Field Programmable Gate Array）」Ｐ５９１〜
Ｐ５９４にも記載がある。
は、例えばアイ・イー・ディー・エム（ＩＥＤＭ（Inte
rnational Electron Device Meeting) １９９２年１２
月発行「インターコネクト デバイシズ フォー フィ
ールド プログラマブル アレイ（Interconnect Devic
es for Field Programmable Gate Array）」Ｐ５９１〜
Ｐ５９４にも記載がある。
【００１２】
【発明が解決しようとする課題】ところが、金属電極間
を絶縁する層間絶縁膜に穿孔された接続孔内に誘電体膜
を堆積するアンチヒューズ構造においては、以下の問題
があることを本発明者は見い出した。
を絶縁する層間絶縁膜に穿孔された接続孔内に誘電体膜
を堆積するアンチヒューズ構造においては、以下の問題
があることを本発明者は見い出した。
【００１３】すなわち、アンチヒューズの実際の書込み
電圧が変動することにより、例えば設計上の書込み電圧
を印加していないのに金属電極間が導通してしまった
り、設計上の書込み電圧を印加したにもかかわらず金属
電極間が開放状態のままだったりするような不具合が生
じる結果、アンチヒューズを有する半導体集積回路装置
の信頼性および歩留りが低下する問題である。これは、
以下の理由による。
電圧が変動することにより、例えば設計上の書込み電圧
を印加していないのに金属電極間が導通してしまった
り、設計上の書込み電圧を印加したにもかかわらず金属
電極間が開放状態のままだったりするような不具合が生
じる結果、アンチヒューズを有する半導体集積回路装置
の信頼性および歩留りが低下する問題である。これは、
以下の理由による。
【００１４】すなわち、アンチヒューズの書込み電圧
は、接続孔内の誘電体膜の特性、特に、その膜厚に大き
く左右されることが知られているが、上記アンチヒュー
ズ構造の場合は、接続孔内に誘電体膜を堆積する構造な
ので、接続孔内における誘電体膜の被覆性の劣化により
その誘電体膜の厚さ、特に、接続孔の底部角における厚
さが極端に薄く不均一となるからである。
は、接続孔内の誘電体膜の特性、特に、その膜厚に大き
く左右されることが知られているが、上記アンチヒュー
ズ構造の場合は、接続孔内に誘電体膜を堆積する構造な
ので、接続孔内における誘電体膜の被覆性の劣化により
その誘電体膜の厚さ、特に、接続孔の底部角における厚
さが極端に薄く不均一となるからである。
【００１５】したがって、このような問題は、金属電極
間を接続する接続孔の径が微細化され、そのアスペクト
比が１より大きくなればなるほど顕著な問題となる。そ
の接続孔に堆積される誘電体膜における被覆性の劣化が
顕著となるからである。
間を接続する接続孔の径が微細化され、そのアスペクト
比が１より大きくなればなるほど顕著な問題となる。そ
の接続孔に堆積される誘電体膜における被覆性の劣化が
顕著となるからである。
【００１６】一方、上述のような問題を回避する技術
に、例えば上記接続孔の側面に、その絶縁膜とは別の絶
縁スペーサを設けテーパ部を形成することにより、接続
孔内に堆積する誘電体膜の被覆性を向上させる技術があ
る。しかし、このアンチヒューズ構造の場合には、本発
明者の試験結果によれば、その接続孔の側面に常に安定
した状態で絶縁スペーサを設けることが難しいことが確
認されている。
に、例えば上記接続孔の側面に、その絶縁膜とは別の絶
縁スペーサを設けテーパ部を形成することにより、接続
孔内に堆積する誘電体膜の被覆性を向上させる技術があ
る。しかし、このアンチヒューズ構造の場合には、本発
明者の試験結果によれば、その接続孔の側面に常に安定
した状態で絶縁スペーサを設けることが難しいことが確
認されている。
【００１７】なお、この種のアンチヒューズ構造ついて
は、例えばアイ・イー・イー・イー（ＩＥＥＥ） イン
ターナショナル リライアビリティ フィジック プロ
シーディングス（International Reliability Physics
Proceedings) １９９４年４月発行「リライアビィリィ
ティ メカニズム オブ ザ アンプログラムド アモ
ルファス シリコン アンチフィーズ（Reliability Me
chanism of the Unprogrammed Amorphous Silicon Anti
fuse）」Ｐ３７８〜Ｐ３８２に記載がある。
は、例えばアイ・イー・イー・イー（ＩＥＥＥ） イン
ターナショナル リライアビリティ フィジック プロ
シーディングス（International Reliability Physics
Proceedings) １９９４年４月発行「リライアビィリィ
ティ メカニズム オブ ザ アンプログラムド アモ
ルファス シリコン アンチフィーズ（Reliability Me
chanism of the Unprogrammed Amorphous Silicon Anti
fuse）」Ｐ３７８〜Ｐ３８２に記載がある。
【００１８】そこで、本発明の目的は、電極間に誘電体
膜を介在させてなるアンチヒューズを有する半導体集積
回路装置において、その誘電体膜の厚さを均一にするこ
とのできる技術を提供することにある。
膜を介在させてなるアンチヒューズを有する半導体集積
回路装置において、その誘電体膜の厚さを均一にするこ
とのできる技術を提供することにある。
【００１９】また、本発明の他の目的は、形成制御の難
しいプロセスを介在させることなく、誘電体膜の膜厚が
均一なアンチヒューズを有する半導体集積回路装置を製
造することのできる技術を提供することにある。
しいプロセスを介在させることなく、誘電体膜の膜厚が
均一なアンチヒューズを有する半導体集積回路装置を製
造することのできる技術を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２２】すなわち、本発明の半導体集積回路装置
は、半導体基板上に形成された下部電極と、前記下部電
極上に形成された誘電体膜と、前記誘電体膜上に形成さ
れた上部電極とを所定領域において接合してなるアンチ
ヒューズを有する半導体集積回路装置であって、前記下
部電極と前記誘電体膜との間にそれらを隔てる第１絶縁
膜を設けるとともに、前記下部電極と前記誘電体膜とを
接合するために前記第１絶縁膜に穿孔された第１接続孔
内において、前記誘電体膜の厚さが均一となるように、
前記第１絶縁膜の厚さを薄く設定したものである。
は、半導体基板上に形成された下部電極と、前記下部電
極上に形成された誘電体膜と、前記誘電体膜上に形成さ
れた上部電極とを所定領域において接合してなるアンチ
ヒューズを有する半導体集積回路装置であって、前記下
部電極と前記誘電体膜との間にそれらを隔てる第１絶縁
膜を設けるとともに、前記下部電極と前記誘電体膜とを
接合するために前記第１絶縁膜に穿孔された第１接続孔
内において、前記誘電体膜の厚さが均一となるように、
前記第１絶縁膜の厚さを薄く設定したものである。
【００２３】また、本発明の半導体集積回路装置は、前
記第１接続孔の側面に傾斜の滑らかなテーパ部を設けた
ものである。
記第１接続孔の側面に傾斜の滑らかなテーパ部を設けた
ものである。
【００２４】また、本発明の半導体集積回路装置は、半
導体基板上に形成された下部電極と、前記下部電極上に
形成された誘電体膜と、前記誘電体膜上に形成された上
部電極とを所定領域において接合してなるアンチヒュー
ズを有する半導体集積回路装置であって、前記下部電極
の上層にその表面を直接被覆するように前記誘電体膜を
設けたものである。
導体基板上に形成された下部電極と、前記下部電極上に
形成された誘電体膜と、前記誘電体膜上に形成された上
部電極とを所定領域において接合してなるアンチヒュー
ズを有する半導体集積回路装置であって、前記下部電極
の上層にその表面を直接被覆するように前記誘電体膜を
設けたものである。
【００２５】さらに、本発明の半導体集積回路装置は、
前記所定領域において、前記誘電体膜と前記上部電極と
の間にバリア層を介在させたものである。
前記所定領域において、前記誘電体膜と前記上部電極と
の間にバリア層を介在させたものである。
【００２６】
【作用】上記した本発明の半導体集積回路装置によれ
ば、下部電極と誘電体膜との間に、比較的薄い第１絶縁
膜を設けることにより、下部電極と誘電体膜とを接合す
るために第１絶縁膜に穿孔される第１接続孔のアスペク
ト比を小さくすることができ、その第１接続孔内におけ
る誘電体膜の被覆性を向上させることができる。
ば、下部電極と誘電体膜との間に、比較的薄い第１絶縁
膜を設けることにより、下部電極と誘電体膜とを接合す
るために第１絶縁膜に穿孔される第１接続孔のアスペク
ト比を小さくすることができ、その第１接続孔内におけ
る誘電体膜の被覆性を向上させることができる。
【００２７】このため、第１接続孔の底部角において誘
電体膜の厚さが極端に薄くなることも防ぐことができ、
第１接続孔内の誘電体膜の厚さを均一にすることが可能
となる。
電体膜の厚さが極端に薄くなることも防ぐことができ、
第１接続孔内の誘電体膜の厚さを均一にすることが可能
となる。
【００２８】また、下部電極と誘電体膜との間に比較的
薄い第１絶縁膜を設けるだけなので、形成制御の難しい
プロセスを介在させることなく、誘電体膜の膜厚が均一
なアンチヒューズを有する半導体集積回路装置を製造す
ることが可能となる。
薄い第１絶縁膜を設けるだけなので、形成制御の難しい
プロセスを介在させることなく、誘電体膜の膜厚が均一
なアンチヒューズを有する半導体集積回路装置を製造す
ることが可能となる。
【００２９】また、上記した本発明の半導体集積回路装
置によれば、第１接続孔の側面にテーパ部を設けたこと
により、第１接続孔内における誘電体膜の被覆性をさら
に向上させることができるので、第１接続孔内における
誘電体膜の厚さの均一性をさらに向上させることが可能
となる。
置によれば、第１接続孔の側面にテーパ部を設けたこと
により、第１接続孔内における誘電体膜の被覆性をさら
に向上させることができるので、第１接続孔内における
誘電体膜の厚さの均一性をさらに向上させることが可能
となる。
【００３０】また、上記した本発明の半導体集積回路装
置によれば、下部電極を直接被覆するように誘電体膜を
被覆することにより、その誘電体膜の厚さを均一にする
ことが可能となる。
置によれば、下部電極を直接被覆するように誘電体膜を
被覆することにより、その誘電体膜の厚さを均一にする
ことが可能となる。
【００３１】さらに、上記した本発明の半導体集積回路
装置によれば、誘電体膜と上部電極との間にバリア層を
設けたことにより、上部電極と誘電体膜とを絶縁する絶
縁膜にそれらを接続するための接続孔を穿孔する際にそ
の誘電体膜が傷つけられ削られてしまうのを防止するこ
とができるので、その接続孔形成時の傷等に起因する書
込み電圧の変動を防止することが可能となる。
装置によれば、誘電体膜と上部電極との間にバリア層を
設けたことにより、上部電極と誘電体膜とを絶縁する絶
縁膜にそれらを接続するための接続孔を穿孔する際にそ
の誘電体膜が傷つけられ削られてしまうのを防止するこ
とができるので、その接続孔形成時の傷等に起因する書
込み電圧の変動を防止することが可能となる。
【００３２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００３３】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置を構成する半導体チップの平面
図、図２は図１の半導体集積回路装置におけるアンチヒ
ューズ部の回路図、図３は図１の半導体集積回路装置の
アンチヒューズ部における断面図、図４〜図１０は図１
の半導体集積回路装置の製造工程中における要部断面図
である。
る半導体集積回路装置を構成する半導体チップの平面
図、図２は図１の半導体集積回路装置におけるアンチヒ
ューズ部の回路図、図３は図１の半導体集積回路装置の
アンチヒューズ部における断面図、図４〜図１０は図１
の半導体集積回路装置の製造工程中における要部断面図
である。
【００３４】本実施例の半導体集積回路装置は、例えば
半導体チップに予め設けられている所定の論理ブロック
間の接続状態をプログラム素子によって設定することに
より所定の半導体集積回路を構成するＦＰＧＡ（Field
Programable Gate Array) である。このＦＰＧＡが形成
された半導体チップの平面図を図１に示す。
半導体チップに予め設けられている所定の論理ブロック
間の接続状態をプログラム素子によって設定することに
より所定の半導体集積回路を構成するＦＰＧＡ（Field
Programable Gate Array) である。このＦＰＧＡが形成
された半導体チップの平面図を図１に示す。
【００３５】半導体チップ１の外周には、その外周に沿
って周辺回路ブロック２が複数配置されている。図示は
しないが、周辺回路ブロック２には、入力回路、出力回
路または入出力双方向回路が形成されている。
って周辺回路ブロック２が複数配置されている。図示は
しないが、周辺回路ブロック２には、入力回路、出力回
路または入出力双方向回路が形成されている。
【００３６】この入力回路は、半導体チップ１の外部の
回路から半導体チップ１に伝送された信号等を半導体チ
ップ１の内部の回路に適応した信号に変換するための回
路である。また、出力回路は、半導体チップ１の内部で
生成した信号を長い伝送路中において減衰させることな
く半導体チップ１の外部の回路へ伝送可能にするための
回路である。
回路から半導体チップ１に伝送された信号等を半導体チ
ップ１の内部の回路に適応した信号に変換するための回
路である。また、出力回路は、半導体チップ１の内部で
生成した信号を長い伝送路中において減衰させることな
く半導体チップ１の外部の回路へ伝送可能にするための
回路である。
【００３７】なお、この周辺回路ブロック２における入
力回路、出力回路または入出力双方向回路は、例えばＣ
ＭＯＳ（Complementary Metal Oxide Semiconductor)回
路によって構成されている。
力回路、出力回路または入出力双方向回路は、例えばＣ
ＭＯＳ（Complementary Metal Oxide Semiconductor)回
路によって構成されている。
【００３８】各周辺回路ブロック２には、ボンディング
パッド３が配置されている。ボンディングパッド３は、
ボンディングワイヤ（図示せず）が電気的に接続される
端子である。このボンディングワイヤは、半導体チップ
１の内部の回路と、半導体チップ１の外部の回路とを電
気的に接続するための金属細線である。
パッド３が配置されている。ボンディングパッド３は、
ボンディングワイヤ（図示せず）が電気的に接続される
端子である。このボンディングワイヤは、半導体チップ
１の内部の回路と、半導体チップ１の外部の回路とを電
気的に接続するための金属細線である。
【００３９】一方、半導体チップ１の主面中央には、論
理ブロック領域４と、アンチヒューズ領域５とが図１の
上下方向に沿って交互に配置されている。
理ブロック領域４と、アンチヒューズ領域５とが図１の
上下方向に沿って交互に配置されている。
【００４０】論理ブロック領域４には、上記した論理ブ
ロック４ａが複数配置されている。この論理ブロック４
ａには、例えばＮＡＮＤ回路、ＮＯＲ回路または排他的
ＯＲ回路等のような基本ゲート回路やフリップフロップ
回路またはシフトレジスタ回路等のような比較的大きな
論理回路が形成されている。
ロック４ａが複数配置されている。この論理ブロック４
ａには、例えばＮＡＮＤ回路、ＮＯＲ回路または排他的
ＯＲ回路等のような基本ゲート回路やフリップフロップ
回路またはシフトレジスタ回路等のような比較的大きな
論理回路が形成されている。
【００４１】アンチヒューズ領域５には、複数のアンチ
ヒューズ６が配置されているとともに、そのアンチヒュ
ーズ６と論理ブロック４ａとを電気的に接続するための
配線７が配置されている。
ヒューズ６が配置されているとともに、そのアンチヒュ
ーズ６と論理ブロック４ａとを電気的に接続するための
配線７が配置されている。
【００４２】例えば図１においては、論理ブロック４ａ
1,４ａ2 は、アンチヒューズ６を介して配線７により電
気的に接続されている。また、論理ブロック４ａ2,４ａ
3 は、アンチヒューズ６を介して配線７により電気的に
接続されている。このアンチヒューズ６の回路接続状態
を図２に示す。
1,４ａ2 は、アンチヒューズ６を介して配線７により電
気的に接続されている。また、論理ブロック４ａ2,４ａ
3 は、アンチヒューズ６を介して配線７により電気的に
接続されている。このアンチヒューズ６の回路接続状態
を図２に示す。
【００４３】アンチヒューズ６は、それを構成する電極
間に挟まれた誘電体膜を電気的に破壊し、その電極間を
導通することによって、上記した所定の論理ブロック４
ａ，４ａ間を電気的に接続するためのプログラム素子で
ある。
間に挟まれた誘電体膜を電気的に破壊し、その電極間を
導通することによって、上記した所定の論理ブロック４
ａ，４ａ間を電気的に接続するためのプログラム素子で
ある。
【００４４】アンチヒューズ６は、互いに直交する配線
７ａ，７ｂの交点に配置されている。配線７ａ，７ｂ
は、互いに離間する論理ブロック４ａ，４ａ間を電気的
に接続するための配線である。
７ａ，７ｂの交点に配置されている。配線７ａ，７ｂ
は、互いに離間する論理ブロック４ａ，４ａ間を電気的
に接続するための配線である。
【００４５】配線７ａには、論理ブロック４ａを構成す
るＭＯＳ・ＦＥＴ８ａが電気的に接続されるとともに、
プログラム端子９ａが電気的に接続されている。プログ
ラム端子９ａには書込み電圧が印加されるようになって
いる。この書込み電圧とは、アンチヒューズ６を構成す
る電極間を導通状態とするためにアンチヒューズに印加
される電圧である。
るＭＯＳ・ＦＥＴ８ａが電気的に接続されるとともに、
プログラム端子９ａが電気的に接続されている。プログ
ラム端子９ａには書込み電圧が印加されるようになって
いる。この書込み電圧とは、アンチヒューズ６を構成す
る電極間を導通状態とするためにアンチヒューズに印加
される電圧である。
【００４６】また、配線７ｂには、論理ブロック４ａの
ＭＯＳ・ＦＥＴ８ｂが電気的に接続されているととも
に、抵抗Ｒを介して接地端子９ｂが電気的に接続されて
いる。抵抗Ｒは、例えば１ＫΩ程度である。
ＭＯＳ・ＦＥＴ８ｂが電気的に接続されているととも
に、抵抗Ｒを介して接地端子９ｂが電気的に接続されて
いる。抵抗Ｒは、例えば１ＫΩ程度である。
【００４７】なお、本実施例１においてプログラムと
は、半導体チップ１の内部における全てのアンチヒュー
ズ６が非導通状態となっている段階（プログラム前段
階）における半導体チップ１内の回路構成を、プログラ
ム端子９ａに所定の書込み電圧を印加し所定のアンチヒ
ューズ６を導通させることにより、所定の回路構成に設
定することをいう。
は、半導体チップ１の内部における全てのアンチヒュー
ズ６が非導通状態となっている段階（プログラム前段
階）における半導体チップ１内の回路構成を、プログラ
ム端子９ａに所定の書込み電圧を印加し所定のアンチヒ
ューズ６を導通させることにより、所定の回路構成に設
定することをいう。
【００４８】次に、アンチヒューズ６の断面図を図３に
示す。半導体チップ１を構成する半導体基板９は、例え
ばｐ形のシリコン（Ｓｉ）単結晶からなり、その上部に
はフィールド絶縁膜１０が形成されている。フィールド
絶縁膜１０は、例えば二酸化シリコン（ＳｉＯ2)からな
り、その上には、図３に示すように、アンチヒューズ６
が形成されている。
示す。半導体チップ１を構成する半導体基板９は、例え
ばｐ形のシリコン（Ｓｉ）単結晶からなり、その上部に
はフィールド絶縁膜１０が形成されている。フィールド
絶縁膜１０は、例えば二酸化シリコン（ＳｉＯ2)からな
り、その上には、図３に示すように、アンチヒューズ６
が形成されている。
【００４９】アンチヒューズ６は、フィールド絶縁膜１
０上に形成された下部電極６ａと、その上層に形成され
た誘電体膜６ｂと、その上層に形成されたバリア層６ｃ
と、その上層に形成された上部電極６ｄとから構成され
ている。
０上に形成された下部電極６ａと、その上層に形成され
た誘電体膜６ｂと、その上層に形成されたバリア層６ｃ
と、その上層に形成された上部電極６ｄとから構成され
ている。
【００５０】下部電極６ａは、例えば金属層６ａ1 〜６
ａ3 が下層から順に堆積されて構成されている。この金
属層６ａ1,６ａ3 は、例えばチタンタングステン（Ｔｉ
Ｗ）からなる。金属層６ａ1 の厚さは、例えば１２０ｎ
ｍ程度である。金属層６ａ3の厚さは、その下層の金属
層６ａ2 の構成原子が誘電体膜６ｃ側に移動するのを抑
制することが可能な厚さに設定されており、例えば２０
０ｎｍ程度である。中間の金属層６ａ2 は、例えばアル
ミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなり、そ
の厚さは、例えば４００ｎｍ程度である。
ａ3 が下層から順に堆積されて構成されている。この金
属層６ａ1,６ａ3 は、例えばチタンタングステン（Ｔｉ
Ｗ）からなる。金属層６ａ1 の厚さは、例えば１２０ｎ
ｍ程度である。金属層６ａ3の厚さは、その下層の金属
層６ａ2 の構成原子が誘電体膜６ｃ側に移動するのを抑
制することが可能な厚さに設定されており、例えば２０
０ｎｍ程度である。中間の金属層６ａ2 は、例えばアル
ミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなり、そ
の厚さは、例えば４００ｎｍ程度である。
【００５１】本実施例１においては、下部電極６ａが比
較的薄い絶縁膜（第１絶縁膜）１１によって被覆されて
おり、その絶縁膜１１上に誘電体膜６ｂが堆積されてい
る。すなわち、誘電体膜６ｂと、下部電極６ａとの間に
絶縁膜１１が介在されている。
較的薄い絶縁膜（第１絶縁膜）１１によって被覆されて
おり、その絶縁膜１１上に誘電体膜６ｂが堆積されてい
る。すなわち、誘電体膜６ｂと、下部電極６ａとの間に
絶縁膜１１が介在されている。
【００５２】絶縁膜１１は、例えば酸化シリコンからな
り、その一部に、下部電極６ａの上面の一部が露出する
ような接続孔１２ａが穿孔されている。誘電体膜６ｂ
は、その接続孔１２ａ内において下部電極６ａの上面に
直接接触された状態になっている。
り、その一部に、下部電極６ａの上面の一部が露出する
ような接続孔１２ａが穿孔されている。誘電体膜６ｂ
は、その接続孔１２ａ内において下部電極６ａの上面に
直接接触された状態になっている。
【００５３】本実施例１において絶縁膜１１の厚さが、
例えば0.１μｍ〜0.１５μｍ程度というように比較的薄
く設定されている。また、接続孔１２ａの大径側の直径
は、例えば1.０μｍ程度である。
例えば0.１μｍ〜0.１５μｍ程度というように比較的薄
く設定されている。また、接続孔１２ａの大径側の直径
は、例えば1.０μｍ程度である。
【００５４】これにより、本実施例１においては、その
接続孔１２ａのアスペクト比（孔の深さ／孔の直径）
を、例えば0.５以下というように小さくすることができ
るので、接続孔１２ａ内における誘電体膜６ｂの被覆性
（孔の角部の膜厚／孔の外での膜厚）を向上させること
が可能となっている。したがって、例えば接続孔１２ａ
内の底部角における誘電体膜６ｂの厚さが極端に薄くな
ることもない。
接続孔１２ａのアスペクト比（孔の深さ／孔の直径）
を、例えば0.５以下というように小さくすることができ
るので、接続孔１２ａ内における誘電体膜６ｂの被覆性
（孔の角部の膜厚／孔の外での膜厚）を向上させること
が可能となっている。したがって、例えば接続孔１２ａ
内の底部角における誘電体膜６ｂの厚さが極端に薄くな
ることもない。
【００５５】すなわち、本実施例１においては、接続孔
１２ａ内における誘電体膜６ｂの厚さを均一にすること
が可能となっている。この膜厚のバラツキは、例えば６
％〜７％程度に抑えることが可能となっている。
１２ａ内における誘電体膜６ｂの厚さを均一にすること
が可能となっている。この膜厚のバラツキは、例えば６
％〜７％程度に抑えることが可能となっている。
【００５６】このため、誘電体膜６ｂの膜厚が不均一で
あることに起因するアンチヒューズ６の書込み電圧の変
動を抑制することができる。本実施例１においては、従
来、その書込み電圧のバラツキが、例えば４０％〜５０
％あったのを、例えば１０％程度にまで抑えることが可
能となっている。
あることに起因するアンチヒューズ６の書込み電圧の変
動を抑制することができる。本実施例１においては、従
来、その書込み電圧のバラツキが、例えば４０％〜５０
％あったのを、例えば１０％程度にまで抑えることが可
能となっている。
【００５７】また、本実施例１においては、接続孔１２
ａの側面に傾斜の滑らかなテーパ部が形成されている。
これにより、誘電体膜６ｂの被覆性をさらに向上させる
ことが可能となっている。
ａの側面に傾斜の滑らかなテーパ部が形成されている。
これにより、誘電体膜６ｂの被覆性をさらに向上させる
ことが可能となっている。
【００５８】誘電体膜６ｂは、例えばアモルファスシリ
コン（ａ−Ｓｉ）からなり、その厚さは、書込み電圧の
値に応じて変わるので一概にはいえないが、例えば１０
０ｎｍ程度である。
コン（ａ−Ｓｉ）からなり、その厚さは、書込み電圧の
値に応じて変わるので一概にはいえないが、例えば１０
０ｎｍ程度である。
【００５９】誘電体膜６ｂには、バリア層６ｃと下部電
極６ａとを導通する導通部（図示せず）が形成されてい
る。この導通部は、例えばタングステンシリサイド（Ｗ
Ｓｉ2)からなり、プログラム工程によって形成される。
極６ａとを導通する導通部（図示せず）が形成されてい
る。この導通部は、例えばタングステンシリサイド（Ｗ
Ｓｉ2)からなり、プログラム工程によって形成される。
【００６０】さらに、本実施例１においては、誘電体膜
６ｂが半導体基板１の主面上において全面に堆積されて
いる。これにより、例えば以下の効果を得ることが可能
となっている。
６ｂが半導体基板１の主面上において全面に堆積されて
いる。これにより、例えば以下の効果を得ることが可能
となっている。
【００６１】第１に、誘電体膜６ｂをパターニングする
ための工程およびフォトマスクを不要とすることができ
るので、製造時間を短縮することができるとともに、製
造コストを低減することができる。
ための工程およびフォトマスクを不要とすることができ
るので、製造時間を短縮することができるとともに、製
造コストを低減することができる。
【００６２】第２に、薄い絶縁膜１１の削れを防止する
ことができる。これは、誘電体膜６ｂをパターニングす
るためのエッチング工程の際に、その下層の薄い絶縁膜
１１がエッチング処理によるダメージやオーバエッチ等
によって削れてしまうのを防止できるものである。
ことができる。これは、誘電体膜６ｂをパターニングす
るためのエッチング工程の際に、その下層の薄い絶縁膜
１１がエッチング処理によるダメージやオーバエッチ等
によって削れてしまうのを防止できるものである。
【００６３】第３に、アンチヒューズ領域外における下
地段差の増大を防止することができる。これは、アンチ
ヒューズ領域外の誘電体膜６ｂを除去してしまうとアン
チヒューズ領域外における下地段差が誘電体膜６ｂの厚
さ分だけ増大するのを防止できるものである。
地段差の増大を防止することができる。これは、アンチ
ヒューズ領域外の誘電体膜６ｂを除去してしまうとアン
チヒューズ領域外における下地段差が誘電体膜６ｂの厚
さ分だけ増大するのを防止できるものである。
【００６４】誘電体膜６ｂ上には、バリア層６ｃが直接
接触された状態でパターン形成されている。誘電体膜６
ｂおよびバリア層６ｃの上層には、層間絶縁膜１３が堆
積されており、その層間絶縁膜１３上に上部電極６ｄが
堆積されている。
接触された状態でパターン形成されている。誘電体膜６
ｂおよびバリア層６ｃの上層には、層間絶縁膜１３が堆
積されており、その層間絶縁膜１３上に上部電極６ｄが
堆積されている。
【００６５】層間絶縁膜１３は、例えばＳｉＯ2 からな
り、その厚さは、例えば1.３μｍ程度である。層間絶縁
膜１３の一部には、バリア層６ｃの一部が露出するよう
な接続孔１２ｂが穿孔されており、上部電極６ｄは、接
続孔１２ｂ内においてバリア層６ｂ上に直接接触された
状態で堆積されている。
り、その厚さは、例えば1.３μｍ程度である。層間絶縁
膜１３の一部には、バリア層６ｃの一部が露出するよう
な接続孔１２ｂが穿孔されており、上部電極６ｄは、接
続孔１２ｂ内においてバリア層６ｂ上に直接接触された
状態で堆積されている。
【００６６】ここで、バリア層６ｃは、層間絶縁膜１３
に接続孔１２ｂを穿孔するためのエッチング処理に際し
て、下層の誘電体膜６ｂがエッチング処理によって傷つ
くのを防止するための金属層である。バリア層６ｃは、
例えばＴｉＷからなり、その厚さは、例えば６０ｎｍ程
度である。
に接続孔１２ｂを穿孔するためのエッチング処理に際し
て、下層の誘電体膜６ｂがエッチング処理によって傷つ
くのを防止するための金属層である。バリア層６ｃは、
例えばＴｉＷからなり、その厚さは、例えば６０ｎｍ程
度である。
【００６７】上部電極６ｄは、例えば金属層６ｄ1 〜６
ｄ3 が下層から順に堆積されて構成されている。この金
属層６ｄ1,６ｄ3 は、例えばＴｉＷからなる。金属層６
ｄ1の厚さは、例えば２００ｎｍ程度である。金属層６
ｄ3 の厚さは、例えば８０ｎｍ程度である。また、金属
層６ｄ2 は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、そ
の厚さは、例えば８００ｎｍ程度である。
ｄ3 が下層から順に堆積されて構成されている。この金
属層６ｄ1,６ｄ3 は、例えばＴｉＷからなる。金属層６
ｄ1の厚さは、例えば２００ｎｍ程度である。金属層６
ｄ3 の厚さは、例えば８０ｎｍ程度である。また、金属
層６ｄ2 は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、そ
の厚さは、例えば８００ｎｍ程度である。
【００６８】次に、本実施例１の半導体集積回路装置の
製造方法を図４〜図１０によって説明する。
製造方法を図４〜図１０によって説明する。
【００６９】図４は、上記下部電極６ａの形成後におけ
る半導体基板９の断面図を示している。半導体基板９
は、例えばｐ形のＳｉ単結晶からなり、その上部には、
例えばＳｉＯ2 からなるフィールド絶縁膜１０が選択酸
化法等によって形成されている。
る半導体基板９の断面図を示している。半導体基板９
は、例えばｐ形のＳｉ単結晶からなり、その上部には、
例えばＳｉＯ2 からなるフィールド絶縁膜１０が選択酸
化法等によって形成されている。
【００７０】下部電極６ａは、フィールド絶縁膜１０上
に、例えば３つの金属層をスパッタリング法等によって
順に堆積した後、それらの金属層をフォトリソグラフィ
技術によってパターニングすることによって形成されて
いる。
に、例えば３つの金属層をスパッタリング法等によって
順に堆積した後、それらの金属層をフォトリソグラフィ
技術によってパターニングすることによって形成されて
いる。
【００７１】下部電極６ａを構成する金属層６ａ1,６ａ
3 は、例えばＴｉＷからなり、金属層６ａ2 は、例えば
Ａｌ−Ｓｉ−Ｃｕ合金からなる。この金属層６ａ1 の厚
さは、例えば１２０ｎｍ程度である。金属層６ａ2 の厚
さは、例えば４００ｎｍ程度である。さらに、金属層６
ａ3 の厚さは、例えば２００ｎｍ程度である。
3 は、例えばＴｉＷからなり、金属層６ａ2 は、例えば
Ａｌ−Ｓｉ−Ｃｕ合金からなる。この金属層６ａ1 の厚
さは、例えば１２０ｎｍ程度である。金属層６ａ2 の厚
さは、例えば４００ｎｍ程度である。さらに、金属層６
ａ3 の厚さは、例えば２００ｎｍ程度である。
【００７２】まず、このような半導体基板９のフィール
ド絶縁膜１０上に、図５に示すように、例えば酸化シリ
コンからなる厚さが1.０μｍ〜1.５μｍ程度の薄い絶縁
膜１１を、例えばプラズマＣＶＤ法等によって堆積した
後、その絶縁膜１１上に、下部電極６ａ上の絶縁膜１１
部分のみが露出するようなフォトレジストパターン１４
ａを形成する。
ド絶縁膜１０上に、図５に示すように、例えば酸化シリ
コンからなる厚さが1.０μｍ〜1.５μｍ程度の薄い絶縁
膜１１を、例えばプラズマＣＶＤ法等によって堆積した
後、その絶縁膜１１上に、下部電極６ａ上の絶縁膜１１
部分のみが露出するようなフォトレジストパターン１４
ａを形成する。
【００７３】続いて、図６に示すように、フォトレジス
トパターン１４ａをエッチングマスクとして、フォトレ
ジストパターン１４ａから露出する絶縁膜１１部分を、
例えばフッ酸（ＨＦ）を用いたウエットエッチング法に
よってエッチング除去することにより絶縁膜１１に接続
孔１２ａを形成する。
トパターン１４ａをエッチングマスクとして、フォトレ
ジストパターン１４ａから露出する絶縁膜１１部分を、
例えばフッ酸（ＨＦ）を用いたウエットエッチング法に
よってエッチング除去することにより絶縁膜１１に接続
孔１２ａを形成する。
【００７４】この際、本実施例１においては、ウエット
エッチング法を採用したことにより、絶縁膜１１のエッ
チングが等方的に進行するので、接続孔１２ａの側面に
傾斜の滑らかなテーパ部を形成することが可能となって
いる。
エッチング法を採用したことにより、絶縁膜１１のエッ
チングが等方的に進行するので、接続孔１２ａの側面に
傾斜の滑らかなテーパ部を形成することが可能となって
いる。
【００７５】その後、フォトレジストパターン１４ａを
除去した後、図７に示すように、半導体基板９上に、例
えばａ−Ｓｉからなる誘電体膜６ｂをＣＶＤ法等によっ
て堆積する。誘電体膜６ｂの厚さは、例えば１００ｎｍ
程度である。
除去した後、図７に示すように、半導体基板９上に、例
えばａ−Ｓｉからなる誘電体膜６ｂをＣＶＤ法等によっ
て堆積する。誘電体膜６ｂの厚さは、例えば１００ｎｍ
程度である。
【００７６】この際、本実施例１においては、誘電体膜
６ｂと下部電極６ａとの間に薄い絶縁膜１１を介在さ
せ、その絶縁膜１１に穿孔された接続孔１２ａ内におい
て誘電体膜６ｂと下部電極６ａとを接触させたことによ
り、難しいプロセスを介在させることなく、接続孔１２
ａ内における誘電体膜６ｂの厚さを均一に形成すること
が可能となっている。
６ｂと下部電極６ａとの間に薄い絶縁膜１１を介在さ
せ、その絶縁膜１１に穿孔された接続孔１２ａ内におい
て誘電体膜６ｂと下部電極６ａとを接触させたことによ
り、難しいプロセスを介在させることなく、接続孔１２
ａ内における誘電体膜６ｂの厚さを均一に形成すること
が可能となっている。
【００７７】次いで、図８に示すように、誘電体膜６ｂ
上に、例えばＴｉＷからなる金属層１５をスパッタリン
グ法等によって堆積した後、その上面に、下部電極６ａ
の上面上のみがほぼ被覆されるようなフォトレジストパ
ターン１４ｂを形成する。
上に、例えばＴｉＷからなる金属層１５をスパッタリン
グ法等によって堆積した後、その上面に、下部電極６ａ
の上面上のみがほぼ被覆されるようなフォトレジストパ
ターン１４ｂを形成する。
【００７８】続いて、フォトレジストパターン１４ｂを
エッチングマスクとして、フォトレジストパターン１４
ａから露出する金属層１５部分を、例えばＳＦ6 および
ＢＣｌ3 ガスを用いたドライエッチング法等によってエ
ッチング除去することにより、図９に示すように、誘電
体膜６ｂ上にバリア層６ｃを形成する。
エッチングマスクとして、フォトレジストパターン１４
ａから露出する金属層１５部分を、例えばＳＦ6 および
ＢＣｌ3 ガスを用いたドライエッチング法等によってエ
ッチング除去することにより、図９に示すように、誘電
体膜６ｂ上にバリア層６ｃを形成する。
【００７９】その後、半導体基板９上に、例えば厚さ３
５０ｎｍ程度のＳｉＯ2 からなる絶縁膜をプラズマＣＶ
Ｄ法等によって堆積した後、その上面に、例えば厚さ３
５０ｎｍ程度のＳＯＧ（Spin On Glass)膜を塗布し、さ
らに、その上面に、例えば厚さ６００ｎｍ程度のＳｉＯ
2 からなる絶縁膜をプラズマＣＶＤ法等によって堆積す
ることにより層間絶縁膜１３を形成する。
５０ｎｍ程度のＳｉＯ2 からなる絶縁膜をプラズマＣＶ
Ｄ法等によって堆積した後、その上面に、例えば厚さ３
５０ｎｍ程度のＳＯＧ（Spin On Glass)膜を塗布し、さ
らに、その上面に、例えば厚さ６００ｎｍ程度のＳｉＯ
2 からなる絶縁膜をプラズマＣＶＤ法等によって堆積す
ることにより層間絶縁膜１３を形成する。
【００８０】次いで、図１０に示すように、層間絶縁膜
１３にバリア層６ｃの上面一部のみが露出するような接
続孔１２ｂをドライエッチング法等によって穿孔した
後、半導体基板９上に、例えば３つの金属層１６ａ〜１
６ｃをスパッタリング法等によって順に堆積する。
１３にバリア層６ｃの上面一部のみが露出するような接
続孔１２ｂをドライエッチング法等によって穿孔した
後、半導体基板９上に、例えば３つの金属層１６ａ〜１
６ｃをスパッタリング法等によって順に堆積する。
【００８１】続いて、その金属層１６ｃ上に、下部電極
６ａの上面上のみが被覆されるようなフォトレジストパ
ターン１４ｃを形成した後、そのフォトレジストパター
ン１４ｃをエッチングマスクとして、フォトレジストパ
ターン１４ｃから露出する金属層１６ａ〜１６ｃ部分を
ドライエッチング法等によって除去することにより、図
３に示した上部電極６ｄをパターンニングし、アンチヒ
ューズ６を形成する。
６ａの上面上のみが被覆されるようなフォトレジストパ
ターン１４ｃを形成した後、そのフォトレジストパター
ン１４ｃをエッチングマスクとして、フォトレジストパ
ターン１４ｃから露出する金属層１６ａ〜１６ｃ部分を
ドライエッチング法等によって除去することにより、図
３に示した上部電極６ｄをパターンニングし、アンチヒ
ューズ６を形成する。
【００８２】これ以降は、通常の半導体集積回路装置の
ウエハプロセスに従って製造処理を進める。
ウエハプロセスに従って製造処理を進める。
【００８３】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
効果を得ることが可能となる。
【００８４】(1).下部電極６ａと誘電体膜６ｂとの間に
比較的薄い絶縁膜１１を介在したことにより、接続孔１
２ｂのアスペクト比を小さくすることができ、接続孔１
２ａ内における誘電体膜６ｂの被覆性を向上させること
ができ、接続孔１２ａ内における誘電体膜６ｂの厚さを
均一にすることが可能となる。
比較的薄い絶縁膜１１を介在したことにより、接続孔１
２ｂのアスペクト比を小さくすることができ、接続孔１
２ａ内における誘電体膜６ｂの被覆性を向上させること
ができ、接続孔１２ａ内における誘電体膜６ｂの厚さを
均一にすることが可能となる。
【００８５】(2).下部電極６ａと誘電体膜６ｂとの間の
絶縁膜１１に穿孔された接続孔１２ａの側面に傾斜の滑
らかなテーパ部を設けたことにより、誘電体膜６ｂの被
覆性をさらに向上させることが可能となる。
絶縁膜１１に穿孔された接続孔１２ａの側面に傾斜の滑
らかなテーパ部を設けたことにより、誘電体膜６ｂの被
覆性をさらに向上させることが可能となる。
【００８６】(3).上記(1),(2) により、接続孔１２ａ内
における誘電体膜６ｂの厚さが不均一となることに起因
するアンチヒューズ６の書込み電圧の変動を抑制するこ
とができるので、アンチヒューズ６を有する半導体集積
回路装置の歩留りおよび信頼性を向上させることが可能
となる。
における誘電体膜６ｂの厚さが不均一となることに起因
するアンチヒューズ６の書込み電圧の変動を抑制するこ
とができるので、アンチヒューズ６を有する半導体集積
回路装置の歩留りおよび信頼性を向上させることが可能
となる。
【００８７】(4).下部電極６ａと誘電体膜６ｂとの間に
絶縁膜１１を設けるだけなので、一般的な半導体集積回
路装置の製造処理を使用することができる。また、ウエ
ットエッチング法等を用いて接続孔１２ａの側面にテー
パ部を形成するので、その形成制御も難しくない。
絶縁膜１１を設けるだけなので、一般的な半導体集積回
路装置の製造処理を使用することができる。また、ウエ
ットエッチング法等を用いて接続孔１２ａの側面にテー
パ部を形成するので、その形成制御も難しくない。
【００８８】すなわち、形成制御の難しいプロセスを介
在させることなく、接続孔１２ａ内における誘電体膜６
ｂの厚さを均一に形成することが可能となる。したがっ
て、特性の近似したアンチヒューズ６を有する半導体集
積回路装置を再現性良く製造することが可能となる。
在させることなく、接続孔１２ａ内における誘電体膜６
ｂの厚さを均一に形成することが可能となる。したがっ
て、特性の近似したアンチヒューズ６を有する半導体集
積回路装置を再現性良く製造することが可能となる。
【００８９】(5).誘電体膜６ｂと上部電極６ｄとの間に
バリア層６ｃを設けたことにより、層間絶縁膜１３に接
続孔１２ｂを穿孔するためのエッチング処理に際して、
下層の誘電体膜６ｂがエッチング処理によって傷つくの
を防止することができるので、その接続孔形成時の傷に
起因する書込み電圧の変動を防止することが可能とな
る。したがって、アンチヒューズ６を有する半導体集積
回路装置の歩留りおよび信頼性をさらに向上させること
が可能となる。
バリア層６ｃを設けたことにより、層間絶縁膜１３に接
続孔１２ｂを穿孔するためのエッチング処理に際して、
下層の誘電体膜６ｂがエッチング処理によって傷つくの
を防止することができるので、その接続孔形成時の傷に
起因する書込み電圧の変動を防止することが可能とな
る。したがって、アンチヒューズ６を有する半導体集積
回路装置の歩留りおよび信頼性をさらに向上させること
が可能となる。
【００９０】（実施例２）図１１は本発明の他の実施例
である半導体集積回路装置のアンチヒューズ部における
断面図、図１２〜図１４は図１１の半導体集積回路装置
の製造工程中における要部断面図である。
である半導体集積回路装置のアンチヒューズ部における
断面図、図１２〜図１４は図１１の半導体集積回路装置
の製造工程中における要部断面図である。
【００９１】本実施例２の半導体集積回路装置において
は、図１１に示すように、誘電体膜６ｂが下部電極６ａ
の表面を直接被覆するように堆積されている。このた
め、誘電体膜６ｂの厚さが均一になっている。
は、図１１に示すように、誘電体膜６ｂが下部電極６ａ
の表面を直接被覆するように堆積されている。このた
め、誘電体膜６ｂの厚さが均一になっている。
【００９２】誘電体膜６ｂは、例えばａ−Ｓｉからな
り、比較的薄い絶縁膜１１によって被覆されている。こ
の場合の絶縁膜１１の厚さは、前記実施例１ほど薄く形
成する必要はなく、例えば前記実施例１の場合の２倍程
度に設定されている。なお、誘電体膜６ｂは、前記実施
例１と同様に、半導体基板９上の全面を覆うように堆積
されている。
り、比較的薄い絶縁膜１１によって被覆されている。こ
の場合の絶縁膜１１の厚さは、前記実施例１ほど薄く形
成する必要はなく、例えば前記実施例１の場合の２倍程
度に設定されている。なお、誘電体膜６ｂは、前記実施
例１と同様に、半導体基板９上の全面を覆うように堆積
されている。
【００９３】絶縁膜１１上には、バリア層６ｃが形成さ
れている。このバリア層６ｃは、絶縁膜１１に穿孔され
た接続孔１２ａ内において誘電体膜６ｂと接触される構
造となっている。
れている。このバリア層６ｃは、絶縁膜１１に穿孔され
た接続孔１２ａ内において誘電体膜６ｂと接触される構
造となっている。
【００９４】すなわち、本実施例２においては、バリア
層６ｃと誘電体膜６ｂとの間に薄い絶縁膜１１を介在さ
せたことにより、接続孔１２ａのアスペクト比を小さく
できる構造となっている。また、本実施例２において
も、その接続孔１２ａの側面に、傾斜の滑らかなテーパ
部が形成されている。これらにより、接続孔１２ａ内に
おけるバリア層６ｃの被覆性を向上させることが可能と
なっている。
層６ｃと誘電体膜６ｂとの間に薄い絶縁膜１１を介在さ
せたことにより、接続孔１２ａのアスペクト比を小さく
できる構造となっている。また、本実施例２において
も、その接続孔１２ａの側面に、傾斜の滑らかなテーパ
部が形成されている。これらにより、接続孔１２ａ内に
おけるバリア層６ｃの被覆性を向上させることが可能と
なっている。
【００９５】次に、本実施例２の半導体集積回路装置の
製造方法を図１２〜図１４によって説明する。
製造方法を図１２〜図１４によって説明する。
【００９６】まず、図１２に示すように、前記実施例１
と同様に、下部電極６ａを半導体基板９上に形成した
後、半導体基板９上に、例えばａ−Ｓｉからなる誘電体
膜６ｂをプラズマＣＶＤ法等によって堆積する。これに
より、下部電極６ａの表面は、誘電体膜６ｂによって被
覆される。下部電極６ａの上面の誘電体膜６ｂの厚さは
均一となっている。
と同様に、下部電極６ａを半導体基板９上に形成した
後、半導体基板９上に、例えばａ−Ｓｉからなる誘電体
膜６ｂをプラズマＣＶＤ法等によって堆積する。これに
より、下部電極６ａの表面は、誘電体膜６ｂによって被
覆される。下部電極６ａの上面の誘電体膜６ｂの厚さは
均一となっている。
【００９７】続いて、誘電体膜６ａ上に、例えば酸化シ
リコンからなる薄い絶縁膜１１をＣＶＤ法等によって堆
積する。この場合の絶縁膜１１は、前記実施例１の場合
よりも厚く、例えば前記実施例１の場合の２倍程度の膜
厚を有している。したがって、前記実施例１の場合より
も膜厚制御上の制約を緩和することが可能となってい
る。
リコンからなる薄い絶縁膜１１をＣＶＤ法等によって堆
積する。この場合の絶縁膜１１は、前記実施例１の場合
よりも厚く、例えば前記実施例１の場合の２倍程度の膜
厚を有している。したがって、前記実施例１の場合より
も膜厚制御上の制約を緩和することが可能となってい
る。
【００９８】その後、図１３に示すように、絶縁膜１１
上に下部電極６ａの上面一部のみが露出するようなフォ
トレジストパターン１４ｄを形成した後、そのフォトレ
ジストパターン１４ｄをエッチングマスクとして、例え
ばＨＦを用いたウエットエッチング法によって絶縁膜１
１に接続孔１２ａを形成する。
上に下部電極６ａの上面一部のみが露出するようなフォ
トレジストパターン１４ｄを形成した後、そのフォトレ
ジストパターン１４ｄをエッチングマスクとして、例え
ばＨＦを用いたウエットエッチング法によって絶縁膜１
１に接続孔１２ａを形成する。
【００９９】この際、本実施例２においても、ウエット
エッチング法を採用したことにより、絶縁膜１１のエッ
チングが等方的に進行するので、接続孔１２ａの側面に
傾斜の滑らかなテーパ部を形成することが可能となって
いる。
エッチング法を採用したことにより、絶縁膜１１のエッ
チングが等方的に進行するので、接続孔１２ａの側面に
傾斜の滑らかなテーパ部を形成することが可能となって
いる。
【０１００】次いで、図１４に示すように、絶縁膜１１
上に、例えばＴｉＷからなる金属層をスパッタリング法
等によって堆積した後、その金属層を、例えば六フッ化
イオウ（ＳＦ6)ガスおよび塩化ホウ素（ＢＣｌ3)ガスを
用いたドライエッチング法等によってパターニングする
ことによりバリア層６ｃを形成する。
上に、例えばＴｉＷからなる金属層をスパッタリング法
等によって堆積した後、その金属層を、例えば六フッ化
イオウ（ＳＦ6)ガスおよび塩化ホウ素（ＢＣｌ3)ガスを
用いたドライエッチング法等によってパターニングする
ことによりバリア層６ｃを形成する。
【０１０１】続いて、半導体基板９上に、例えば厚さ３
５０ｎｍ程度のＳｉＯ2 からなる絶縁膜をプラズマＣＶ
Ｄ法等によって堆積した後、その上面に、例えば厚さ３
５０ｎｍ程度のＳＯＧ膜を塗布し、さらに、その上面
に、例えば厚さ６００ｎｍ程度のＳｉＯ2 からなる絶縁
膜をプラズマＣＶＤ法等によって堆積することにより層
間絶縁膜１３を形成する。
５０ｎｍ程度のＳｉＯ2 からなる絶縁膜をプラズマＣＶ
Ｄ法等によって堆積した後、その上面に、例えば厚さ３
５０ｎｍ程度のＳＯＧ膜を塗布し、さらに、その上面
に、例えば厚さ６００ｎｍ程度のＳｉＯ2 からなる絶縁
膜をプラズマＣＶＤ法等によって堆積することにより層
間絶縁膜１３を形成する。
【０１０２】その後、図１１に示したように、層間絶縁
膜１３に、バリア層６ｃの上面一部のみが露出するよう
な接続孔１２ｂをドライエッチング法等によって穿孔し
た後、半導体基板９上に、前記実施例１と同様にして、
上部電極６ｄをパターニングし、アンチヒューズ６を形
成する。
膜１３に、バリア層６ｃの上面一部のみが露出するよう
な接続孔１２ｂをドライエッチング法等によって穿孔し
た後、半導体基板９上に、前記実施例１と同様にして、
上部電極６ｄをパターニングし、アンチヒューズ６を形
成する。
【０１０３】これ以降は、通常の半導体集積回路装置の
ウエハプロセスに従って製造処理を進める。
ウエハプロセスに従って製造処理を進める。
【０１０４】このように、本実施例２によれば、前記実
施例１で得られた効果と同様の効果を得ることが可能と
なる。
施例１で得られた効果と同様の効果を得ることが可能と
なる。
【０１０５】特に、下部電極６ａを誘電体膜６ｂによっ
て直接被覆したことにより、誘電体膜６ｂの厚さを均一
にすることができるので、その誘電体膜６ｂの厚さが不
均一となることに起因するアンチヒューズ６の書込み電
圧の変動を抑制することができるので、アンチヒューズ
６を有する半導体集積回路装置の歩留りおよび信頼性を
向上させることが可能となる。
て直接被覆したことにより、誘電体膜６ｂの厚さを均一
にすることができるので、その誘電体膜６ｂの厚さが不
均一となることに起因するアンチヒューズ６の書込み電
圧の変動を抑制することができるので、アンチヒューズ
６を有する半導体集積回路装置の歩留りおよび信頼性を
向上させることが可能となる。
【０１０６】また、形成制御の難しいプロセスを介在さ
せることなく、誘電体膜６ｂの厚さを均一に形成するこ
とができるので、特性の近似したアンチヒューズ６を有
する半導体集積回路装置を再現性良く製造することが可
能となる。
せることなく、誘電体膜６ｂの厚さを均一に形成するこ
とができるので、特性の近似したアンチヒューズ６を有
する半導体集積回路装置を再現性良く製造することが可
能となる。
【０１０７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１０８】例えば前記実施例１，２においては、上部
電極の上下の金属層、下部電極の上下の金属層およびバ
リア層をＴｉＷとした場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えばチ
タン、タングステン、モリブデン、タンタル、窒化チタ
ンまたはモリブデンシリサイド（ＭｏＳｉ2)等のような
Ｓｉと化合してシリサイドを形成するその他の金属ある
いはそれらの金属を含有する合金でも良い。
電極の上下の金属層、下部電極の上下の金属層およびバ
リア層をＴｉＷとした場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えばチ
タン、タングステン、モリブデン、タンタル、窒化チタ
ンまたはモリブデンシリサイド（ＭｏＳｉ2)等のような
Ｓｉと化合してシリサイドを形成するその他の金属ある
いはそれらの金属を含有する合金でも良い。
【０１０９】また、前記実施例１，２においては、誘電
体膜の構成材料をａ−Ｓｉとした場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えば不純物の導入されていない多結晶シリコンで
も良い。
体膜の構成材料をａ−Ｓｉとした場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えば不純物の導入されていない多結晶シリコンで
も良い。
【０１１０】この他、誘電体膜の材料としては、例えば
酸化シリコン、窒化シリコンまたは炭化シリコン等のよ
うなＳｉを含有する化合物の単層膜あるいはこれらの少
なくとも２つを積層してなる多層膜としても良い。この
酸化シリコン、窒化シリコンまたは炭化シリコンの形成
方法としては、例えばプラズマＣＶＤ法を用いると良
い。
酸化シリコン、窒化シリコンまたは炭化シリコン等のよ
うなＳｉを含有する化合物の単層膜あるいはこれらの少
なくとも２つを積層してなる多層膜としても良い。この
酸化シリコン、窒化シリコンまたは炭化シリコンの形成
方法としては、例えばプラズマＣＶＤ法を用いると良
い。
【０１１１】また、前記実施例１，２においては、薄い
絶縁膜を酸化シリコンとした場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば窒化シリコンを用いても良い。この窒化シリコンの
形成方法としては、例えばプラズマＣＶＤ法を用いると
良い。
絶縁膜を酸化シリコンとした場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば窒化シリコンを用いても良い。この窒化シリコンの
形成方法としては、例えばプラズマＣＶＤ法を用いると
良い。
【０１１２】また、前記実施例１，２においては、薄い
絶縁膜に接続孔を形成する際に、その側面にテーパ部を
形成するためウエットエッチング法を用いた場合につい
て説明したが、これに限定されるものではなく、例えば
ＣＦ4 ガスを用いた等方性のドライエッチング法を用い
ても良い。
絶縁膜に接続孔を形成する際に、その側面にテーパ部を
形成するためウエットエッチング法を用いた場合につい
て説明したが、これに限定されるものではなく、例えば
ＣＦ4 ガスを用いた等方性のドライエッチング法を用い
ても良い。
【０１１３】また、前記実施例２においては、バリア層
と誘電体膜との間に薄い絶縁膜を介在させた場合につい
て説明したが、これに限定されるものではなく、例えば
図１５に示すように、誘電体膜６ｂ上に直接パターニン
グしたバリア層６ｃを形成しても良い。この場合も誘電
体膜６ｂおよびバリア層６ｃの厚さを均一にすることが
可能となる。
と誘電体膜との間に薄い絶縁膜を介在させた場合につい
て説明したが、これに限定されるものではなく、例えば
図１５に示すように、誘電体膜６ｂ上に直接パターニン
グしたバリア層６ｃを形成しても良い。この場合も誘電
体膜６ｂおよびバリア層６ｃの厚さを均一にすることが
可能となる。
【０１１４】また、図１６に示すように、下部電極６ａ
の側面に、例えばＳｉＯ2 等のような絶縁膜からなるサ
イドウォール１７を形成しても良い。このサイドウォー
ル１７は、誘電体膜６ｂが下部電極６ａの側面に直接接
触した場合に生じる不具合を防止するために形成されて
いる。
の側面に、例えばＳｉＯ2 等のような絶縁膜からなるサ
イドウォール１７を形成しても良い。このサイドウォー
ル１７は、誘電体膜６ｂが下部電極６ａの側面に直接接
触した場合に生じる不具合を防止するために形成されて
いる。
【０１１５】すなわち、下部電極の金属層における構成
原子が、下部電極６ａの側面を通じて誘電体膜に移動す
る現象に起因する不具合、下部電極の側面に残されたエ
ッチング材料等に起因する不具合あるいは下部電極６ａ
側面のエッチング形状に起因する不具合等から誘電体膜
６ｂを保護し、その信頼性を確保するためである。
原子が、下部電極６ａの側面を通じて誘電体膜に移動す
る現象に起因する不具合、下部電極の側面に残されたエ
ッチング材料等に起因する不具合あるいは下部電極６ａ
側面のエッチング形状に起因する不具合等から誘電体膜
６ｂを保護し、その信頼性を確保するためである。
【０１１６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＦＰＧ
Ａに適用した場合について説明したが、これに限定され
ず種々適用可能であり、例えばアンチヒューズをメモリ
素子として用いる半導体集積回路装置、アンチヒューズ
を冗長回路素子として用いる半導体集積回路装置あるい
はアンチヒューズをアナログ回路の精度設定用のトリミ
ング回路として用いる半導体集積回路装置等のような他
の半導体集積回路装置に適用することも可能である。
なされた発明をその背景となった利用分野であるＦＰＧ
Ａに適用した場合について説明したが、これに限定され
ず種々適用可能であり、例えばアンチヒューズをメモリ
素子として用いる半導体集積回路装置、アンチヒューズ
を冗長回路素子として用いる半導体集積回路装置あるい
はアンチヒューズをアナログ回路の精度設定用のトリミ
ング回路として用いる半導体集積回路装置等のような他
の半導体集積回路装置に適用することも可能である。
【０１１７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１８】(1).本発明の半導体集積回路装置によれ
ば、下部電極と誘電体膜との間に比較的薄い第１絶縁膜
を設けることにより、下部電極と誘電体膜とを接合する
ために第１絶縁膜に穿孔される第１接続孔のアスペクト
比を小さくすることができ、その第１接続孔内における
誘電体膜の被覆性を向上させることができる。
ば、下部電極と誘電体膜との間に比較的薄い第１絶縁膜
を設けることにより、下部電極と誘電体膜とを接合する
ために第１絶縁膜に穿孔される第１接続孔のアスペクト
比を小さくすることができ、その第１接続孔内における
誘電体膜の被覆性を向上させることができる。
【０１１９】このため、第１接続孔の底部角において誘
電体膜の厚さが極端に薄くなることも防ぐことができ、
第１接続孔内の誘電体膜の厚さを均一にすることができ
るので、アンチヒューズの書込み電圧の変動を抑制する
ことが可能となる。したがって、アンチヒューズを有す
る半導体集積回路装置の歩留りおよび信頼性を向上させ
ることが可能となる。
電体膜の厚さが極端に薄くなることも防ぐことができ、
第１接続孔内の誘電体膜の厚さを均一にすることができ
るので、アンチヒューズの書込み電圧の変動を抑制する
ことが可能となる。したがって、アンチヒューズを有す
る半導体集積回路装置の歩留りおよび信頼性を向上させ
ることが可能となる。
【０１２０】(2).下部電極と誘電体膜との間に比較的薄
い第１絶縁膜を設けるだけなので、形成制御の難しいプ
ロセスを介在させることなく、誘電体膜の厚さが均一な
アンチヒューズを有する半導体集積回路装置を製造する
ことが可能となる。したがって、特性の近似したアンチ
ヒューズを有する半導体集積回路装置を再現性良く製造
することが可能となる。
い第１絶縁膜を設けるだけなので、形成制御の難しいプ
ロセスを介在させることなく、誘電体膜の厚さが均一な
アンチヒューズを有する半導体集積回路装置を製造する
ことが可能となる。したがって、特性の近似したアンチ
ヒューズを有する半導体集積回路装置を再現性良く製造
することが可能となる。
【０１２１】(3).本発明の半導体集積回路装置によれ
ば、第１接続孔の側面にテーパ部を設けたことにより、
第１接続孔内における誘電体膜の被覆性をさらに向上さ
せることができるので、第１接続孔内における誘電体膜
の厚さの均一性をさらに向上させることが可能となる。
ば、第１接続孔の側面にテーパ部を設けたことにより、
第１接続孔内における誘電体膜の被覆性をさらに向上さ
せることができるので、第１接続孔内における誘電体膜
の厚さの均一性をさらに向上させることが可能となる。
【０１２２】(4).本発明の半導体集積回路装置によれ
ば、下部電極を直接被覆するように誘電体膜を被覆する
ことにより、その誘電体膜の厚さを均一にすることがで
きるので、アンチヒューズの書込み電圧の変動を抑制す
ることが可能となる。したがって、アンチヒューズを有
する半導体集積回路装置の歩留りおよび信頼性を向上さ
せることが可能となる。
ば、下部電極を直接被覆するように誘電体膜を被覆する
ことにより、その誘電体膜の厚さを均一にすることがで
きるので、アンチヒューズの書込み電圧の変動を抑制す
ることが可能となる。したがって、アンチヒューズを有
する半導体集積回路装置の歩留りおよび信頼性を向上さ
せることが可能となる。
【０１２３】(5).本発明の半導体集積回路装置によれ
ば、誘電体膜と上部電極との間にバリア層を設けたこと
により、上部電極と誘電体膜とを絶縁する絶縁膜にそれ
らを接続するための接続孔を穿孔する際にその誘電体膜
が傷つけられ削られてしまうのを防止することができる
ので、その接続孔形成時の傷等に起因する書込み電圧の
変動を防止することが可能となる。したがって、アンチ
ヒューズを有する半導体集積回路装置の歩留りおよび信
頼性をさらに向上させることが可能となる。
ば、誘電体膜と上部電極との間にバリア層を設けたこと
により、上部電極と誘電体膜とを絶縁する絶縁膜にそれ
らを接続するための接続孔を穿孔する際にその誘電体膜
が傷つけられ削られてしまうのを防止することができる
ので、その接続孔形成時の傷等に起因する書込み電圧の
変動を防止することが可能となる。したがって、アンチ
ヒューズを有する半導体集積回路装置の歩留りおよび信
頼性をさらに向上させることが可能となる。
【図１】本発明の一実施例である半導体集積回路装置を
構成する半導体チップの平面図である。
構成する半導体チップの平面図である。
【図２】図１の半導体集積回路装置におけるアンチヒュ
ーズ部の回路図である。
ーズ部の回路図である。
【図３】図１の半導体集積回路装置のアンチヒューズ部
における断面図である。
における断面図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。
工程中における要部断面図である。
【図１１】本発明の他の実施例である半導体集積回路装
置のアンチヒューズ部における断面図である。
置のアンチヒューズ部における断面図である。
【図１２】図１１の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図１３】図１１の半導体集積回路装置の図１２に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１４】図１１の半導体集積回路装置の図１３に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１５】本発明の他の実施例である半導体集積回路装
置のアンチヒューズ部における断面図である。
置のアンチヒューズ部における断面図である。
【図１６】本発明の他の実施例である半導体集積回路装
置のアンチヒューズ部における断面図である。
置のアンチヒューズ部における断面図である。
１ 半導体チップ ２ 周辺回路ブロック ３ ボンディングパッド ４ 論理ブロック領域 ４ａ，４ａ1 〜４ａ3 論理ブロック ５ アンチヒューズ領域 ６ アンチヒューズ ６ａ 下部電極 ６ａ1 〜６ａ3 金属層 ６ｂ 誘電体膜 ６ｃ バリア層 ６ｄ 上部電極 ６ｄ1 〜６ｄ3 金属層 ７，７ａ，７ｂ 配線 ８ａ ＭＯＳ・ＦＥＴ ９ 半導体基板 ９ａ プログラム端子 ９ｂ 接地端子 １０ フィールド絶縁膜 １１ 絶縁膜（第１絶縁膜） １２ａ 接続孔（第１接続孔） １２ｂ 接続孔 １３ 層間絶縁膜 １４ａ〜１４ｄ フォトレジストパターン １５ 金属層 １６ａ〜１６ｃ 金属層 １７ サイドウォール
フロントページの続き (72)発明者 沢瀬 照美 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (10)
- 【請求項１】 半導体基板上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、前記誘電体膜
上に形成された上部電極とを所定領域において積層して
なるアンチヒューズを有する半導体集積回路装置であっ
て、前記下部電極と前記誘電体膜との間にそれらを隔て
る第１絶縁膜を設けるとともに、前記下部電極と前記誘
電体膜とを接合するために前記第１絶縁膜に穿孔された
第１接続孔内において、前記誘電体膜の厚さが均一とな
るように、前記第１絶縁膜の厚さを薄く設定したことを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１接続孔の側面に傾斜の滑らかなテーパ部
を設けたことを特徴とする半導体集積回路装置。 - 【請求項３】 半導体基板上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、前記誘電体膜
上に形成された上部電極とを所定領域において積層して
なるアンチヒューズを有する半導体集積回路装置であっ
て、前記下部電極の上層にその表面を直接被覆するよう
に前記誘電体膜を設けたことを特徴とする半導体集積回
路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置において、前記誘電体膜を半導体基板の上面の
全領域に残存させたことを特徴とする半導体集積回路装
置。 - 【請求項５】 請求項１〜４のいずれか一項に記載の半
導体集積回路装置において、前記所定領域において、前
記誘電体膜と前記上部電極との間にバリア層を介在させ
たことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１〜５のいずれか一項に記載の半
導体集積回路装置において、前記下部電極および前記上
部電極において少なくとも前記誘電体膜に接触する部分
がチタン、タングステン、モリブデン、タンタル、シリ
コンと化合してシリサイドを形成する他の金属またはこ
れら金属を含有する合金からなり、前記誘電体膜がアモ
ルファスシリコン、酸化シリコン、窒化シリコン、炭化
シリコンまたはシリコンを含有する化合物の単層膜もし
くは多層膜からなることを特徴とする半導体集積回路装
置。 - 【請求項７】 半導体基板上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、前記誘電体膜
上に形成された上部電極とを所定領域において積層して
なるアンチヒューズを有する半導体集積回路装置の製造
方法であって、前記下部電極を形成した後、前記下部電
極と前記誘電体膜とを隔てる第１絶縁膜を形成する際
に、前記下部電極と前記誘電体膜とを接合するために前
記第１絶縁膜に穿孔される第１接続孔内において、前記
誘電体膜の厚さが均一となるように、前記第１絶縁膜の
厚さを薄く形成する工程を有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法において、前記第１接続孔を穿孔する際に、等方
性エッチング法を用いることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項９】 半導体基板上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、前記誘電体膜
上に形成された上部電極とを所定領域において積層して
なるアンチヒューズを有する半導体集積回路装置の製造
方法であって、前記下部電極を形成した後、前記下部電
極の上層にその表面を直接被覆するように前記誘電体膜
を形成する工程を有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項１０】 請求項７、８または９記載の半導体集
積回路装置の製造方法において、前記半導体集積回路装
置が、前記半導体基板に予め形成された複数の論理ブロ
ック間の接続経路を前記アンチヒューズの導通または非
導通によって決定することで所定の論理回路を構成する
ゲートアレイであることを特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16350494A JPH0831944A (ja) | 1994-07-15 | 1994-07-15 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16350494A JPH0831944A (ja) | 1994-07-15 | 1994-07-15 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831944A true JPH0831944A (ja) | 1996-02-02 |
Family
ID=15775126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16350494A Withdrawn JPH0831944A (ja) | 1994-07-15 | 1994-07-15 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831944A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252574B1 (ko) * | 1996-08-08 | 2000-04-15 | 모리 가즈히로 | 앤티퓨즈소자및그제조방법 |
| US6902250B2 (en) | 2002-05-29 | 2005-06-07 | Fuji Xerox Co., Ltd. | Ink-jet recording method and ink-jet recording apparatus for displacing recording head from printing position when printing is being stopped |
| CN109727909A (zh) * | 2018-12-26 | 2019-05-07 | 中国电子科技集团公司第五十八研究所 | 一种通孔下mtm反熔丝的制备方法 |
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1994
- 1994-07-15 JP JP16350494A patent/JPH0831944A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252574B1 (ko) * | 1996-08-08 | 2000-04-15 | 모리 가즈히로 | 앤티퓨즈소자및그제조방법 |
| US6902250B2 (en) | 2002-05-29 | 2005-06-07 | Fuji Xerox Co., Ltd. | Ink-jet recording method and ink-jet recording apparatus for displacing recording head from printing position when printing is being stopped |
| CN109727909A (zh) * | 2018-12-26 | 2019-05-07 | 中国电子科技集团公司第五十八研究所 | 一种通孔下mtm反熔丝的制备方法 |
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