KR20000069454A - 반도체 소자 제조 방법 - Google Patents

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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

비정질 또는 다결정 실리콘 층은 때때로 IC 공정의 금속화 스테이지에서 예를 들어 텅스텐의 에칭-백(etching back)에 대한 반사 방지막(antireflex) 또는 에칭 차단층(etching stopper)으로 사용된다. 이러한 층은 표준 Al 금속화와 양립할 수 없는 높은 증착 온도 때문에 CVD 또는 LPCVD에 의하여 제공될 수 없는 문제점이 있다. 스퍼터링 또는 플라즈마 CVD와 같은 다른 증착 기법은 종종 재료의 질적 저하, 웨이퍼 당 보다 긴 공정 시간, 또는 보다 나쁜 단차(step covering)를 일으킨다.
본 발명에 따라, 층은 Ge의 첨가하에 500 ℃ 미만의 온도에서 CVD 또는 LPCVD에 의하여 제공된다. 이에 따라 얻어진 GeXSi1-X층(8)은 단차, 광학적 관점, 전기적 관점, 에칭 관점에 비추어 양호한 특성을 가지며, 이미 존재하는 임의의 Al 금속화(6)과 양립한다.

Description

반도체 소자 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE BY LOW TEMPERATURE CVD}
본 발명은 반도체 본체를 갖는 반도체 소자의 제조 방법에 관한 것으로, 이 방법에 의하여 소자에 금속화층이 제공된 스테이지(stage)에서 전체 소자 위에 반도체 또는 비정질 반도체층이 제공된다. 이 방법은 일반적으로 알려져 있으며, 특히 집적 회로의 제조 방법에서 알려져 있다. 예를 들어, 알루미늄 트랙의 형태로 배선이 제공되는 공정 스테이지는 백-엔드(back end) 공정으로 지칭된다. 알루미늄이 존재하기 때문에 이 스테이지에서 고온, 즉 500 ℃보다 높은 온도로 공정 단계들을 실행하는 것이 더 이상 가능하지 않다. 이러한 온도 제한으로 인해, 이 스테이지에서 몇몇 공정 단계들을 실행하는 것이 더 이상 가능하지 않은 단점이 있는데, 이런 단계들은 그 이전 스테이지에서는 잘 수행될 수 있으며 또한 백-엔드 공정에서 중요한 장점을 제공할 수 있다. 이러한 범주에 속하는 공정 단계들 중의 하나로서 다결정 (또는 비정질) 실리콘의 화학 기상 증착(chemical vapor deposition: CVD) (또는 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD))이 있다. 비정질 또는 다결정 실리콘층은 반사 방지(antireflex) 코팅 또는 텅스텐층의 에칭-백(etch-back)에 대한 에칭 차단부(etching stopper) 또는 프로그램 가능한 어레이의 금속 대 금속 용융 방지재(metal- metal antifuse) 내의 유전층으로서 IC 공정의 금속화 스테이지에서 사용될 수도 있다. 하지만, 증착 온도는 통상적으로 500 ℃보다 높고, 이는 표준 알루미늄 금속화와 양립할 수 없다. 따라서, 다결정 또는 비정질 실리콘은, 때때로 예를 들어 플라즈마 CVD 또는 스퍼터링을 이용하여 더 낮은 온도에서 이와 다른 방식으로 증착된다. 이 공정들은 때때로 재료의 질적 저하, 특히 불순물 및/또는 좋지 않은 단차로 인한 질적 저하를 초래한다. 또한, 배치(batch)로 처리함에 따라 공정 시간이 훨씬 짧은 CVD에 비해, 이 공정들은 보통 단일 웨이퍼 공정이다.
본 발명은 CVD에 의하여 형성된 실리콘 함유 층을 표준 IC 공정의 백-엔드 공정에서도 사용할 수 있도록 하는 데 그 주된 목적이 있다.
본 발명에 따르면, 이와 같은 목적을 달성하기 위해 본 명세서의 첫 단락에서 기술한 종류의 방법은 이하에서 GeSi 층으로 약칭하는 GeXSi1-X층을 550 ℃보다 낮은 온도, 바람직하게는 500 ℃보다 낮은 온도에서 CVD에 의하여 반도체층으로서 제공하는 것을 특징으로 하는데, 여기서 x는 Ge의 몰분율(molar fraction)을 나타낸다. 순수한 Si에 대조되는 Ge의 존재는 증착 온도를 상당히, 즉 500 ℃ 이하의 온도까지 낮추는 것이 가능하여, 비교적 낮은 온도에서 녹거나 화학적으로 반응하는 Al 또는 몇몇 다른 금속층에 CVD로 다결정 또는 비정질 실리콘 층을 제공하는 것이 가능하다.
다결정 또는 비정질 GeSi 층의 장점을 포토리소그래피 공정 스테이지에서 얻는 중요한 실시예는 포토레지스트층이 GeSi 층이 형성된 후, 소자 위에 제공되고 노출 및 현상을 통하여 패턴화되는 것을 특징으로 한다. 집적 회로를 제조하는 데 때때로 발생하는 실시예는 GeSi 층이 유전층 위에 제공되고, 포토레지스트층 내에 형성된 패턴이 에칭에 의하여 GeSi 층 및 밑에 있는 유전층으로 전사(transfer)되는 것을 특징으로 한다. 여기서 GeSi 층이 주로 반사 방지층으로 사용되면, 패턴이 GeSi 층으로 유리하게 전사되고, 이어서 포토레지스트층이 있는 상태에서 밑에 있는 유전층으로 전사될 수도 있으며, 그 후에 포토레지스트층이 제거된다. GeSi 층 때문에 하드 마스크를 사용하는 이점을 지닌 바람직한 실시예는 패턴이 GeSi 층으로 전사된 후 유전층이 에칭 처리되기 전에 포토레지스트층이 제거되는 것을 특징으로 한다.
본 발명의 중요한 응용 분야는 에칭에 의하여 형성된 유전층 내의 개구를 전체적으로 충진하면서 에칭에 의하여 얻어진 표면 위에 제 2 금속층을 제공하고, 제 2 금속층으로부터의 금속을 균일하게 제거하여, 이어서 유전체 층 내의 패턴에 대응하는 패턴이 형성되는 집적 회로의 상호 접속을 제공하는 분야이다. 금속층은 화학적 기계적 연마에 의하여 유리하게 에칭-백될 수도 있다. 특히 금속 잔류물 및/또는 다른 불순물이 또한 제거되는 장점을 갖는 바람직한 실시예는 GeSi 층에 도달할 때 재료 제거 단계가 정지되고, 그 후에 GeSi 층은 에칭 처리에 의하여 제거되는 것을 특징으로 한다.
도핑되지 않은 비정질 실리콘 층을 용융 방지재로 사용하는 것은 알려져 있으며, 이러한 층은 충분히 강한 전기장의 인가를 통하여 비도전 상태를 도전 상태로 바꿀 수 있다. 특히 프로그램 가능한 비휘발성 메모리 또는 예를 들어 소위 FPGA(field programmable gate array)의 제조에 사용될 수도 있는 본 발명에 따른 방법의 또 다른 실시예는 GeSi 층이 두 개의 금속 도전체 사이에 비정질 층의 형태로 제공되어 금속 도전체 사이에 전압을 인가함으로써 높은-오믹(high-ohmic) 상태를 낮은-오믹(low-ohmic) 상태로 바꿀 수 있는 전기적으로 프로그램 가능한 요소를 형성하는 것을 특징으로 한다.
본 발명의 상기 특징 및 다른 특징을 몇몇 실시예를 참조하여 더욱 상세하게 설명할 것이다. 도면에서,
도 1은 사용되는 본 발명에 따른 방법의 제 1 실시예를 이용하여 반도체 소자를 제조하는 동안의 반도체 소자의 단면도,
도 2는 도 1의 방법의 변형 실시예에 의하여 제조된 본 발명의 소자의 단면도,
도 3은 본 발명에 따른 방법의 또 다른 실시예에 의하여 제조된 반도체 소자의 여러 제조 스테이지에서의 단면도,
도 4는 본 발명에 따른 방법의 또 다른 실시예를 이용하여 제조된 프로그램이 안된 상태와 프로그램이 된 상태에서의 프로그램 가능한 셀의 단면도이다.
집적 회로 제조의 백-엔드 공정을 참조하여 본 발명을 설명한다. 표준 기법을 본 명세서에서 기술된 단계 이전의 공정 단계에 대하여 사용할 수 있으며 따라서 이에 대해서는 더 이상 상세하게 기술하지 않을 것이다. 도 1a에 도시한 공정의 스테이지가 시작점이다. 소자는 예를 들어 실리콘과 같은 적합한 재료로 이루어지고 도핑된 존(doped zone), 전극 등을 포함하는, 더 이상 자세히 도시하지 않는, 회로 요소를 알려진 방식으로 제공하는 반도체 본체(1)를 포함한다. 도면은 예를 들어 필드 산화물(2) 상에 다결정 실리콘(폴리) 또는 실리사이드(silicide)로 만들어진 도전체 패턴(3)의 부분만을 도시한다. 층(3)을 형성한 후, 실리콘 산화물 층(4)을 어셈블리 위에 증착하고, 예를 들어 텅스텐(tungsten)으로 만들어진 스터드(5)를 알려진 방식으로 산화물 층 안에 형성한다. 도면으로부터 명백히 알 수 있듯이, W 스터드를 도전체 트랙(3)과 접속한다. 윈도우를 산화물 층(4) 내에 형성한 후 두꺼운 텅스텐 층을 어셈블리 위에 제공하고, 이 텅스텐 층을 에칭-백하는 알려진 방식으로 스터드를 제공한다. 후속하는 일련의 단계에서, 예를 들어 알루미늄 트랙(6)의 형태로 상호 접속 배선을 제공한다. 알루미늄 또는 알루미늄과 실리콘의 합금의 낮은 융점(melting point) 때문에 높은 온도, 즉 본 발명의 예에서 500 ℃ 보다 높은 온도에서 이 공정 단계를 실행하는 것이 더 이상 가능하지 않다.
이어서, 두꺼운 산화물 층(7)을 다시 형성하고, 만약 필요하면 알려진 방식으로 평탄화한다. 이어서, GeXSi1-X층(8)을 전체 어셈블리 위에 제공한다. 이하의 서술로부터 명확해지는 바와 같이, 층(8)의 사용은 다양한 이유 또는 그 이유들의 조합을 제공할 수 있다. 일반적으로 알려진 LPCVD 기법, 예를 들어 SiH4와 같이 Si를 포함하는 가스에, 예를 들어 GeH4와 같은 형태의 Ge를 포함하는 가스를 다량 첨가한 가스의 분해에 의하여 층(8)을 제공한다. Ge를 첨가함으로써 (다결정 또는 비정질) 실리콘에 대하여 바람직하게는 550 ℃ 이상인 증착 온도를 Ge의 양에 따라서 550 ℃ 이하까지, 바람직하게 500 ℃ 이하까지, 그 보다도 더 낮은 400 ℃ 이하까지도 감소시키는 것이 가능하다. 특정 실시예에서, 몰분율 x는 0.4였고, 층(8)의 두께는 대략 100 nm였다. 증착 온도는 약 450 ℃였다. 포토레지스트층(9)을 층(8) 상에 제공한다. 공정의 이러한 스테이지를 도 1a에 도시한다.
마스크를 통상적인 방식으로 예를 들어 Al 트랙(6) 위에 개구를 갖는 층(9) 내에 형성한다(도 1b를 참조할 것). 특히 노출 동안 Al 트랙(6)에 의하여 반사된 광을 층(8)으로 막는다. 그 다음, 예를 들어 Cl2/HBr 내에서 플라즈마 에칭에 의하여 개구(10)에 있는 GeSi 층(8)의 노출된 부분을 제거한다(도 1c를 참조할 것). 도 1d에 도시한 제 1 실시예에서, 예를 들어 Ar 내에서 CF4또는 CF3의 플라즈마 내에서의 에칭에 의하여 포토레지스트 마스크(9)가 있는 상태에서, 산화물 층(7) 내에 개구(10)를 연속하여 형성한다. 이어서, 포토레지스트층(9)을 제거한다(도 1f를 참조). 또 다른 실시예에서는, 도 2a에 도시한 바와 같이, 개구(10)를 GeSi 층(8) 내에 형성한 후 포토레지스트층(9)을 제거한다. 이어서, GeSi 층을 산화물 층(7) 내에 개구(10)의 패턴을 형성하는 하드 마스크(hard mask)로 사용한다. 층(8)을 하드 마스크로 사용하는 것은 몇몇 이점을 갖는다. 이에 따라, 예를 들면 바람직한 종횡비(favorable aspect ratio)의 결과로써 층(7) 내에 매우 작은 (예를 들어 0.5 μm 및 이 보다 작은) 치수로 개구(10)를 에칭하는 것이 보다 용이해 진다. 산화물 층(7) 내에 개구(10)를 에칭한 후, 도 1f에 도시한 상황을 다시 얻는다.
이어서, 텅스텐 층(11)을 CVD 방법으로 제공할 수 있는데, 이것은 예를 들어 Ti/TiN과 같은 얇은 접착층(도면에 도시하지 않음)의 증착에 선행할 수도 있다(도 1g를 참조할 것). 텅스텐 층을 에칭-백하여 도 1h에 도시한 바와 같은 콘택트(12)를 생성한다. 에칭-백은 일반적으로 알려진 방식의 플라즈마 에칭으로 이루어질 수 있으며, GeSi 층(8)에 도달하면 에칭 공정을 정지한다. 에칭될 표면이 평면이 아닐 경우에 장점을 지니는 또 다른 실시예에서, 콘택트(12)의 바깥쪽에서 층(11)을 제거할 때, GeSi 층(8)이 화학적 기계적 연마(chemical mechamical polishing: CMP)의 버퍼층으로 작용하는 동안, 텅스텐 층을 CMP로 제거한다. 이단계 후에 GeSi 층(8)을 제거할 수도 있으며, 이와 동시에 표면으로부터 CMP 단계의 잔류물을 또한 제거할 수도 있다. 그 다음, Al 패턴(13)(도 1i)을 통상적인 방식으로 제공할 수도 있다.
본 발명에 따른 방법의 또 다른 실시예를 도 3을 참조하여 기술할 것이다. 도면은 편의상 산화물 층(16) 위에 위치한 Al 트랙(15)을 갖는 금속화 영역의 일부분을 도시한다. 예를 들어 실리콘 산화물 층(17)의 형태인 금속간(inter-metal) 유전체로 Al 트랙(15)을 다시 덮는다. GeSi 층(8)을 산화물 층(17) 상에 CVD 또는 LPCVD로 약 400 ℃의 온도에서 증착한다. Al 트랙(15)에 비아(via)를 규정하는 윈도우(18)를 포토레지스트 마스크(도면에 도시하지 않음) 및 에칭에 의하여 통상적인 방식으로 GeSi 층(8) 내에 형성한다. GeSi 층(8)이 하드 마스크로 작용하기 때문에, 함몰부(depression)(19)를 개구(18) 구역에서 이방성 에칭으로 산화물 층(17) 내에 연속하여 형성한다. 함몰부(19)는 산화물 층(17)의 두께의 일부, 예를 들어 산화물 층 두께의 절반 부분 만을 통하여 산화물 층으로 확장되어, 산화물 층(17)의 일부분이 함몰부(19)와 Al 트랙(15) 사이에 남게된다(도 3a를 참조하시오).
도 3b에서 도시한 후속 스테이지에서, 후속 배선층에 대한 상호 접속 패턴을 GeSi 층(8) 내에 통상적인 포토리소그래피 방식으로 형성하며, 그 결과 개구(18)가 확장되어, 형성될 비아의 구역에서 개구(20)를 GeSi 층 내에 얻는다. 개구(20)(도 3c)를 통하여 이방성 에칭 처리를 산화물 층(17) 상에 실행하는 데, 이 에칭을 Al 트랙(15)에 도달할 때 까지 계속한다. 예를 들어 TiW 또는 Ti/TiN(도면에 도시하지 않음)의 접착층 또는 장벽층을 증착한 후, 원한다면, 예를 들어 W과 같이 적합한 금속층(20)을 스퍼터링 또는 기상 증착으로 증착하여, 그루브(21)를 전체적으로 충진한다(도 3d를 참조할 것). W 대신에 Al 또는 Cu와 같은 다른 금속을 사용할 수도 있다는 것은 명백하다. 그리고 나서, 플라즈마 에칭도 가능하지만, 바람직하게는 CMP 기법으로 금속(20) 중 그루브(21)의 바깥쪽 부분을 완전히 제거한다(도 3e를 참조할 것). 이 스테이지에서 금속 상호 접속부(22)를 얻으며 이는 Al 트랙(15)의 상부 표면에서, 상호 접속부(22)와 접속하는 비아(23)와 Al 트랙(15)을 합체시킨다. 층(20)을 제거하는 동안 GeSi 층(8)에 의하여 산화물 층(17) 내의 표면에서의 산화성 침식(oxidation erosion) 및 스크래칭은 방지된다. 이어지는 단계에서, 표면 상에 존재하는 CMP 공정의 임의의 잔류물이 동시에 제거될 수 있는 동안(도 3f를 참조할 것), 접착층 및 GeSi 층(8)을 다시 제거한다. 그리고 나서, 소자를 통상적으로 후속 처리할 수도 있다.
도 4는 본 발명에 따른 방법에 의하여 제조된 금속 대 금속(metal-metal) 용융 방지재 형태의 프로그램 가능한 요소의 단면도를 도시한다. 도 4a는 프로그램되지 않은 상태의 소자를 도시하고, 도 4b는 프로그램된 상태의 소자를 도시한다. 기법을 비휘발성 메모리에도 사용할 수 있지만, 예를 들어 FPGA와 같은 회로에서도 사용할 수있다. 실리콘 본체 그 자체를 도면에 도시하지 않고, 실리콘 본체를 덮는 실리콘 산화물 층(26) 만을 도시하였다. 예를 들어 Ti로 만들어진 장벽층(27)이 그 위에 형성되는 Al 트랙(25)으로 제 1 금속층을 형성한다. 상부 산화물 층(26) 내에 비아를 형성한 후, 높은-오믹의 비정질 GeSi 층(8)을 약 400 ℃의 온도에서 LPCVD로 증착한다. 두께를 50과 100 nm 사이에 놓이도록 선택한다. 예를 들어 Ge의 몰분율로서 0.4의 값을 다시 취한다. 예를 들어 장벽층(29)에 의하여 GeSi 층(8)으로부터 분리되는 Al 트랙(28)으로 제 2 금속을 또한 형성한다. 충분한 진폭의 전압 펄스가 금속 트랙(25, 28) 사이에 인가되어 그 결과, 유전층(8)이 국부적으로 녹고 도전 접속부(30)가 도전체(25, 28) 사이에 형성되도록 셀을 프로그램할 수 있다. 셀은 CVD 기법 때문에 유전층(8)이 양호한 단차를 갖는 주요한 이점을 지님으로써 코너(coner)에서의 원하지 않는 절연 파괴(breakdown)를 방지하는데, 여기서 이와 같은 증착 기법을 사용하면 수축(constriction)이 종종 발생한다. 증착하는 동안 Ge을 첨가함으로써 매우 낮게 증착 온도를 선택할 수 있도록하여 Al과 같이 양호한 도전성 금속을 하부 도전체 층(25)으로 선택할 수 있다.
본 발명을 본 명세서 내에서 주어진 몇몇 바람직한 실시예에 대하여 한정하였지만, 당업자라면 본 발명의 범주 내에서 보다 많은 변경이 가능하는 것이 명백하다. 따라서, 본 명세서에서 기술한 예에서의 값 대신에 Ge의 분율(fraction)에 대해 상이한 값을 선택할 수 있다.

Claims (9)

  1. 반도체 본체를 갖는 반도체 소자 제조 방법으로서, 상기 소자에 금속화층이 제공된 스테이지에서 상기 방법에 의하여 상기 전체 소자 위에 다결정 또는 비정질 반도체층이 제공되는 상기 반도체 소자 제조 방법에 있어서,
    이하에서 GeSi 층으로 약칭되는 GeXSi1-X층―여기서 X는 Ge의 몰분율(molar fraction)을 나타낸다―을 550 ℃보다 낮은 온도, 바람직하게는 500 ℃보다 낮은 온도에서 화학 기상 증착법(chemical vapor deposition: CVD)을 통해 상기 반도체층으로서 제공하는 것을 특징으로 하는
    반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 GeSi 층이 형성된 후 포토레지스트층이 상기 소자 위에 제공되고 노출 및 현상을 통하여 패턴화되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 GeSi 층이 유전층 상에 제공되며, 상기 포토레지스트층 내에 형성된 상기 패턴이 에칭에 의하여 상기 GeSi 층 및 그 밑에 있는 유전층으로 전사(transfer)되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 패턴이 상기 GeSi 층으로 전사된 후, 상기 유전층이 에칭 처리되기 전에 상기 포토레지스트층이 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    에칭 후, 이 에칭에 의하여 형성된 상기 유전층 내의 개구를 완전히 충진하면서 에칭에 의하여 얻어진 표면 위에 제 2 금속층이 제공되고, 이어서 상기 유전층내의 상기 패턴에 대응하는 패턴이 상기 제 2 금속층으로부터의 상기 금속을 균일하게 제거하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 재료 제거 단계가 상기 GeSi 층에 도달할 때 정지되고, 그 후 상기 GeSi 층이 에칭 처리에 의하여 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 2 금속층의 상기 금속이 화학적 기계적 연마(chemical mechanical polishing: CMP)에 의하여 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항 내지 제 7 항중 어느 한 항에 있어서,
    알루미늄을 포함하는 층을 제 1 금속층으로 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 GeSi 층이 두 개의 도전체 사이의 비정질 층의 형태로 제공되어 상기 금속 도전체 사이에 전압을 인가함으로써 높은-오믹(high-ohmic) 상태를 낮은-오믹(low-ohmic) 상태로 바꿀 수 있는 전기적으로 프로그램가능한 소자를 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US6610596B1 (en) * 1999-09-15 2003-08-26 Samsung Electronics Co., Ltd. Method of forming metal interconnection using plating and semiconductor device manufactured by the method
US7745293B2 (en) * 2004-06-14 2010-06-29 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping
CN104795316A (zh) * 2015-04-17 2015-07-22 上海华虹宏力半导体制造有限公司 一种集成电阻的制造方法
US20190326215A1 (en) * 2018-04-19 2019-10-24 International Business Machines Corporation Metal embedded low-resistance beol antifuse
US10714422B2 (en) * 2018-10-16 2020-07-14 Globalfoundries Inc. Anti-fuse with self aligned via patterning

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435445A (en) * 1982-05-13 1984-03-06 Energy Conversion Devices, Inc. Photo-assisted CVD
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US5091767A (en) * 1991-03-18 1992-02-25 At&T Bell Laboratories Article comprising a lattice-mismatched semiconductor heterostructure
US5604157A (en) 1995-05-25 1997-02-18 Industrial Technology Research Institute Reduced notching of polycide gates using silicon anti reflection layer
JP4093604B2 (ja) * 1996-03-25 2008-06-04 純一 半那 導電性パターンの形成方法

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