JP2001506062A - 低温ｃｖｄによる半導体装置の製造方法 - Google Patents

低温ｃｖｄによる半導体装置の製造方法

Info

Publication number
JP2001506062A
JP2001506062A JP52132499A JP52132499A JP2001506062A JP 2001506062 A JP2001506062 A JP 2001506062A JP 52132499 A JP52132499 A JP 52132499A JP 52132499 A JP52132499 A JP 52132499A JP 2001506062 A JP2001506062 A JP 2001506062A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
manufacturing
gesi
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP52132499A
Other languages
English (en)
Inventor
ピエール ヘルマヌス ウーレー
カスパルス アントニウス ヘンリクス ジュファーマンス
アンドレアス フベルタス モントレー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JP2001506062A publication Critical patent/JP2001506062A/ja
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/933—Germanium or silicon or Ge-Si on III-V

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 非晶質又は多結晶シリコン層は、しばしばＩＣ処理の金属化工程において、例えば反射防止被膜又はタングステンのエッチバック処理に対するエッチングストッパ層として用いられている。このような層は、標準のアルミニウム金属化と両立しえない高い堆積温度のためにＣＶＤ又はＬＰＣＶＤによって設けることができない。スパッタリング又はプラズマＣＶＤのような他の堆積技術よると、しばしば、材質を劣化させたり、ウエファ当りの処理時間を長くしたり、段差被覆を悪くしたりする。本発明によれば、この層をGeを添加した状態で500℃よりも低い温度でＣＶＤ又はＬＰＣＶＤによって設ける。これにより得られるGexSi1-x層は、段差被覆、光学的見地、電気的見地、エッチング見地に関して良好な特性を有するということを確かめたものであり、既に存在するアルミニウム金属化(６)と両立しうる。

Description

【発明の詳細な説明】 低温ＣＶＤによる半導体装置の製造方法 本発明は、半導体本体を有する半導体装置を製造するに当り、装置に第１の金 属層を設けた段階で装置全体の上に多結晶又は非晶質の半導体層を設ける半導体 装置の製造方法に関するものである。このような方法は、特に集積回路の製造に 対し一般に知られている。例えばアルミニウム細条の形態の配線を設ける処理の 段階は処理のバックエンドと称されている。この段階では、アルミニウムの存在 のために高い温度で、すなわち500℃よりも高い温度で処理工程を実行すること はもはやできない。この温度制限には、この段階である種の処理工程、すなわち 実際に早期の段階では有利に行える工程や、処理のバックエンドで重要な利点を も与える工程がもはや可能でなくなるという欠点がある。このカテゴリーに属す る処理工程の中には、多結晶（又は非晶質）シリコンのＣＶＤ（又はＬＰＣＶＤ ）堆積がある。非晶質又は多結晶シリコン層はＩＣ処理の金属化段階で反射防止 被膜として、又はタングステン層のエッチバック処理に対するエッチングストッ パとして、又はプログラマブルアレイにおける金属-金属アンチヒユーズの誘電 体層として用いることができる。しかし、堆積温度は通常550℃よりも高く、こ の温度は標準のアルミニウム金属化と両立しえない。従って、多結晶又は非晶質 シリコンはしばしば、他の方法で、例えばプラズマＣＶＤ又はスパッタリングに より堆積されている。しかし、これらの処理では、しばしば、特に不純物の為に 材質が劣化したり、或いは段差被覆が悪化したり、或いはこれらの双方が生じる 。更に、これらの処理は通常単一のウェハ処理であり、バッチ処理で従って極め て短い処理時間で行うＣＶＤと相違する。 本発明の目的は、特に、標準のＩＣ処理のバックエンドにおいてもＣＶＤによ り形成したシリコン含有層を用いうるようにすることにある。 この目的のために、本発明によれば、頭書に記載した種類の方法において、55 0℃よりも低い温度、好ましくは500℃よりも低い温度でＣＶＤにより前記半導体 層をGexSi1-x層（以後簡単のためにGeSi層と称する）として設け、ｘをGe のモル分率とすることを特徴とする。純粋のSiでなく、Geを存在させることによ り、堆積温度をかなり低くする、すなわち500℃よりも低い温度にすることがで き、従って比較的低い温度で溶融又は化学的に反応するアルミニウム又はその他 の金属が存在する中で多結晶又は非晶質シリコン層をＣＶＤにより設けることが できる。 多結晶又は非晶質GeSi層の利点をホトリソグラフィー処理工程で得られるよう にする重要な例では、GeSi層を設けた後に、装置上にホトレジスト層を設け、こ のホトレジスト層を露光及び現像によりパターン化することを特徴とする。集積 回路の製造でしばしば用いられる例では、前記GeSi層を誘電体層上に設け、前記 ホトレジスト層に形成したパターンをエッチングにより前記GeSi層及びその下側 の前記誘電体層に転写することを特徴とする。ここでGeSi層を主として反射防止 層として用いる場合には、前記パターンをGeSi層に転写し、次に、ホトレジスト 層を存在させて下側の誘電体層に転写し、その後ホトレジスト層を除去するのが 有利である。GeSi層のために硬質マスクを使用する利点を得る好適例では、前記 パターンをGeSi層に転写した後で、前記誘電体層をエッチング処理に課す前に、 前記ホトレジスト層を除去することを特徴とする。 本発明の重要な適用分野は、集積回路に相互接続体を設ける分野であり、この 場合、エッチング処理後、これにより得られた表面上に第２の金属層を設けて、 エッチング処理により形成された誘電体層中の開口を完全に充填し、次に、金属 を均等に除去することによりこの第２の金属層から誘電体層中のパターンに一致 するパターンを形成する。金属層は化学-機械研摩によりエッチバック処理する のが有利である。特に、金属残留物又は他の不純物又はその双方をも除去する利 点が得られる好適例では、材料を除去する工程を、前記GeSi層に達した際に停止 し、その後このGeSi層をエッチング処理により除去することを特徴とする。 ドーピングしていない非晶質シリコン層をアンチヒユーズとして用いることは 既知であり、これら層は充分に強い電界が印加されることにより非導電状態から 導電状態にされうる。特に、プログラマブル不揮発性メモリ又は例えばいわゆる ＦＰＧＡ（Field Programmable Gate Array：現場でプログラミング可能なゲー トアレイ）を製造するのに用いうる本発明方法の他の例では、前記GeSi層を２ つの金属導体間の非晶質層の形態で設け、これら金属導体間に電圧を印加するこ とにより高オーム抵抗状態から低オーム抵抗状態にしうる、電気的にプログラミ ング可能な素子を形成することを特徴とする。 本発明の上述した観点及びその他の観点を図面につき詳細に説明する。図中、 図１は、本発明による方法の第１実施例を用いることにより製造する半導体装 置の断面図を示し、 図２は、図１の方法の変形例により製造する半導体装置の断面図を示し、 図３は、本発明による方法の他の実施例により製造する半導体装置を種々の製 造段階で示す断面図であり、 図４は、本発明による方法の他の実施例を用いて製造するプログラマブルセル をプログラミングしていない状態及びプログラミングした状態で示す断面図であ る。 本発明を、集積回路の製造のバックエンド処理につき説明する。ここで説明す る工程に先立つ処理工程に対しては、標準の技術を用いることができ、これらは 詳細に説明しない。図１ａに示す処理段階が出発点である。半導体装置は適切な 材料、例えばシリコンより成る半導体本体１を有し、この半導体本体には既知の ようにして、ドーピングされた領域、電極等が設けられているも、これらの素子 は詳細に示していない。図面は、フィールド酸化物２上の例えば多結晶シリコン （ポリ）又は珪化物より成る導体パターン３の一部のみを示している。導体パタ ーン３を形成した後、シリコン酸化物の層４をアセンブリ上に堆積し、例えばタ ングステンより成るスタッド５を既知のようにしてこの層４内に形成する。図面 から明らかなように、導体パターン（細条）３にはタングステンスタッドが接続 されている。これらスタッドは、酸化物層４に窓を形成した後、アセンブリ上に 厚肉のタングステン層を設け、このタングステン層をエッチバック処理すること により既知のようにして設けることができる。次の一連の工程で、例えばアルミ ニウム細条６の形態の相互接続配線を設ける。この場合、もはや高温度、すなわ ち本例では500℃よりも高い温度で工程を実行することはできない。その理由は 、アルミニウム又はアルミニウムとシリコンとの合金の溶融点が低いためである 。 次に、再び肉厚の酸化物層７を堆積し、必要に応じこれを既知のようにして平 坦化する。次に、アセンブリ全体の上にGexSi1-xの層８を設ける。以下の説明か ら明らかなように、層８は種々の理由又はこれら理由の組合せで設けることがで きる。この層８は、例えばGeH4の形態の、Geを含むある量のガスが添加された、 例えばSiH4のような、Siを含むガスの分解により、それ自体既知のLPCVD技術に より設ける。Geを添加することにより、シリコン（多結晶又は非晶質）に対し55 0℃よりも高くするのが好ましい堆積温度を、Geの量に応じて550℃よりも低い、 好ましくは500℃よりも低い、更に好ましくは400℃よりも低い温度に減少させる ことができる。特定の実施例では、モル分率ｘを0.4とし、層８の厚さを約100nm とした。堆積温度は約450℃とした。層８上にはホトレジスト層９を設ける。こ の処理段階を図１ａに示す。 層９で通常のようにしてマスクを形成し、このマスクには例えば、アルミニウ ム細条６の上方に開口１０をあける(図１ｂ参照)。露光中、特にアルミニウム細 条６による光の反射は層８により防止される。次に、GeSi層８の露光部分を、例 えばCl2/HBr中でのプラズマエッチングにより開口１０内で除去する(図１ｃ参照 )。図１ｄに示す第１実施例では、次に、ホトレジストマスク９を存在させたま ま、例えばArにCF4又はCF3を加えたもののプラズマエッチングにより酸化物層７ に開口１０を形成する。次に、ホトレジストマスク９を除去する(図１ｆ参照)。 他の実施例では、図２ａに示すように、開口１０をGeSi層８にあけた後にホトレ ジストマスク９を除去する。次に、このGeSi層８を、酸化物層７内に開口１０の パターンを形成するための硬質マスクとして用いる。層８を硬質マスクとして用 いることにより幾つかの利点が得られる。例えば、アスペクト比が好ましいもの となるために、極めて小さい寸法（例えば0.5μｍ以下）の開口１０を層７に容 易にエッチング形成しうるようになる。この場合も、開口１０を酸化物層７にエ ッチング形成した後、図１ｆに示す状態が得られる。 次に、場合によっては例えばTi/TiNのような薄肉の接着層（図示せず）を堆積 した後、ＣＶＤによりタングステン層１１を設ける(図１ｇ参照)。タングステン 層をエッチバック処理することにより図１ｈに示す接点１２を得る。エッチバッ ク処理はプラズマエッチングによりそれ自体既知の方法で行うことができ、この エッチバック処理はGeSi層８に到達した際に停止させる。エッチングすべき 面が平坦でない場合に用いて有利な他の実施例では、タングステン層を化学-機 械研摩（ＣＭＰ）により除去し、この場合、GeSi層８は層１１を接点１２以外で 除去する際のＣＭＰバッファ層として作用する。その後、GeSi層８を除去するこ とができ、これと同時に、ＣＭＰ工程の残留物も表面から除去される。次に、ア ルミニウムパターン１３（図１ｉ）を通常のようにして設けることができる。 本発明による方法の更に他の実施例を図３につき説明する。図面は、簡単のた めに、酸化物層１６上に位置するアルミニウム細条１５を有する金属化領域の一 部を示している。アルミニウム細条１５はこの場合も、例えばシリコン酸化物層 １７の形態の金属間誘電体で被覆する。酸化物層１７の上には、約400℃の温度 でのＣＶＤ又はＬＰＣＶＤによりGeSi層８を堆積する。アルミニウム細条１５へ の通路を規定する窓１８を、ホトレジストマスク（図示せず）及びエッチングに より通常のようにしてGeSi層８内に形成する。次に、GeSi層８を硬質マスクとし て作用させて、異方性エッチングにより窓１８の領域で酸化物層１７に凹所１９ を形成する。凹所１９は、酸化物層１７の厚さの一部のみに亙って、例えばこの 厚さの半分に亙ってこの層中に延在させ、酸化物層１７の一部が凹所１９とアル ミニウム細条１５との間に残存するようにする(図３ａ参照)。 図３ｂに示す次の段階では、次の配線層用の相互接続パターンを通常のホトリ ソグラフィー技術でGeSi層８内に形成し、これにより開口１８を拡大し、形成す べき前記通路の領域でGeSi層８に開口２０を得る。この開口２０を介して酸化物 層１７に異方性エッチング処理を行い(図３ｃ)、このエッチング処理はアルミニ ウム層１５に達するまで継続する。所望に応じ、例えばTiW又はTi/TiNより成る 接着層又は障壁層（図示せず）を堆積した後、適切な金属、例えばＷの層２４を スパッタリング又は蒸着により堆積し、溝２１を完全に充填する(図３ｄ参照） 。Ｗの代りにAl又はCuのような他の金属を用いることができること明らかである 。次に、金属層２４を、好ましくはＣＭＰ技術により（プラズマエッチングも可 能である）溝２１以外で完全に除去する(図３ｅ参照)。この段階で相互接続体２ ２が得られ、この相互接続体２２がアルミニウム細条１５のレベルで通路２３と 一体となり、この通路２３がアルミニウム細条１５を相互接続体２２に接続する 。層２４の除去中の酸化物層１７の表面における酸化物の浸食及び損傷 はGeSi層８により防止される。次の工程では、接着層及びGeSi層８を除去し、こ の際も表面上に存在するＣＭＰ処理のいかなる残留物も同時に除去しうる(図３ ｆ参照)。次に、装置を通常の他の処理に課すことができる。 図４は、本発明による方法で製造した金属-金属アンチヒユーズの形態のプロ グラマブル素子を断面図で示す。図４ａはプログラミングしていない状態の装置 を示し、図４ｂはプログラミングした状態の装置示す。この技術は不揮発性メモ リに用いることができるが、例えばＦＰＧＡ（Field Programmable Gate Array ）のような回路にも用いることができる。シリコン本体自体は図示しておらず、 シリコン本体を被覆するシリコン酸化物層２６のみを図示する。第１の金属層を アルミニウム細条２５を以て構成し、その上に、例えばTiより成る障壁層２７を 堆積する。上側の酸化物層２６に通路を形成した後、ＬＰＣＶＤにより約400℃ の温度で高オーム抵抗の非晶質GeSi層８を堆積する。その層厚は50及び100nm間 にあるように選択する。Geのモル分率はこの場合も例えば、0.4の値とする。第 ２の金属層も例えば、アルミニウム細条２８を以て構成し、このアルミニウム細 条２８を障壁層２９によりGeSi層８から分離する。充分な振幅の電圧パルスを金 属細条２５及び２８間に印加し、その結果誘電体層８を局部的に溶融し、導体層 ２５及び２８間に導電接続部３０が生じるようにすることにより、セルをプログ ラミングしうる。このセルには、誘電体層８の段差被覆がＣＶＤ技術のために良 好となり、従って隅部におけるブレークダウンが回避されるという重要な利点が ある。一方、他の堆積技術を用いる場合、しばしば制約がある。堆積中にGeを添 加することにより、堆積温度を、下側の導体細条２５に対しアルミニウムのよう な導電性の良い金属を選択しうるような低い温度に選択することができるように なる。 本発明は上述した実施例に限定されず、種々の変更が可能であること明らかで ある。従って、Geのモル分率に対しては前述した例の値とは異なる値を選択する ことができる。
【手続補正書】 【提出日】平成１１年６月１５日（１９９９．６．１５） 【補正内容】 【図３】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モントレー アンドレアス フベルタス オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６

Claims (1)

  1. 【特許請求の範囲】 １．半導体本体を有する半導体装置を製造するに当り、装置に第１の金属層を設 けた段階で装置全体の上に多結晶又は非晶質の半導体層を設ける半導体装置の 製造方法において、 550℃よりも低い温度、好ましくは500℃よりも低い温度でＣＶＤにより前記 半導体層をGexSi1-x層（以後簡単のためにGeSi層と称する）として設け、ｘを Geのモル分率とすることを特徴とする半導体装置の製造方法。 ２．請求の範囲１に記載の半導体装置の製造方法において、GeSi層を設けた後に 、装置上にホトレジスト層を設け、このホトレジスト層を露光及び現像により パターン化することを特徴とする半導体装置の製造方法。 ３．請求の範囲２に記載の半導体装置の製造方法において、前記GeSi層を誘電体 層上に設け、前記ホトレジスト層に形成したパターンをエッチングにより前記 GeSi層及びその下側の前記誘電体層に転写することを特徴とする半導体装置の 製造方法。 ４．請求の範囲３に記載の半導体装置の製造方法において、前記パターンをGeSi 層に転写した後で、前記誘電体層をエッチング処理に課す前に、前記ホトレジ スト層を除去することを特徴とする半導体装置の製造方法。 ５．請求の範囲３又は４に記載の半導体装置の製造方法において、エッチング処 理後、これにより得られた表面上に第２の金属層を設けて、エッチング処理に より形成された誘電体層中の開口を完全に充填し、次に、金属を均等に除去す ることによりこの第２の金属層から誘電体層中のパターンに一致するパターン を形成することを特徴とする半導体装置の製造方法。 ６．請求の範囲５に記載の半導体装置の製造方法において、材料を除去する工程 を、前記GeSi層に達した際に停止させ、その後このGeSi層をエッチング処理 により除去することを特徴とする半導体装置の製造方法。 ７．請求の範囲５又は６に記載の半導体装置の製造方法において、前記第２の金 属層の金属を化学-機械研摩により除去することを特徴とする半導体装置の製 造方法。 ８．請求の範囲１〜７のいずれか一項に記載の半導体装置の製造方法において、 前記第１の金属層に対しアルミニウムを含む層を用いることを特徴とする半導 体装置の製造方法。 ９．請求の範囲１に記載の半導体装置の製造方法において、前記GeSi層を２つの 金属導体間の非晶質層の形態で設け、これら金属導体間に電圧を印加すること により高オーム抵抗状態から低オーム抵抗状態にしうる、電気的にプログラミ ング可能な素子を形成することを特徴とする半導体装置の製造方法。
JP52132499A 1997-10-14 1998-09-11 低温ｃｖｄによる半導体装置の製造方法 Ceased JP2001506062A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP97203206 1997-10-14
EP97203206.4 1997-10-14
PCT/IB1998/001409 WO1999019902A1 (en) 1997-10-14 1998-09-11 Method of manufacturing a semiconductor device by low temperature cvd

Publications (1)

Publication Number Publication Date
JP2001506062A true JP2001506062A (ja) 2001-05-08

Family

ID=8228825

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52132499A Ceased JP2001506062A (ja) 1997-10-14 1998-09-11 低温ｃｖｄによる半導体装置の製造方法

Country Status (5)

Country Link
US (1) US6291352B1 (ja)
EP (1) EP0966755A1 (ja)
JP (1) JP2001506062A (ja)
KR (1) KR100595068B1 (ja)
WO (1) WO1999019902A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US6610596B1 (en) * 1999-09-15 2003-08-26 Samsung Electronics Co., Ltd. Method of forming metal interconnection using plating and semiconductor device manufactured by the method
US7745293B2 (en) * 2004-06-14 2010-06-29 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping
CN104795316A (zh) * 2015-04-17 2015-07-22 上海华虹宏力半导体制造有限公司 一种集成电阻的制造方法
US20190326215A1 (en) * 2018-04-19 2019-10-24 International Business Machines Corporation Metal embedded low-resistance beol antifuse
US10714422B2 (en) * 2018-10-16 2020-07-14 Globalfoundries Inc. Anti-fuse with self aligned via patterning

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435445A (en) * 1982-05-13 1984-03-06 Energy Conversion Devices, Inc. Photo-assisted CVD
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US5091767A (en) * 1991-03-18 1992-02-25 At&T Bell Laboratories Article comprising a lattice-mismatched semiconductor heterostructure
US5604157A (en) 1995-05-25 1997-02-18 Industrial Technology Research Institute Reduced notching of polycide gates using silicon anti reflection layer
JP4093604B2 (ja) * 1996-03-25 2008-06-04 純一 半那 導電性パターンの形成方法

Also Published As

Publication number Publication date
EP0966755A1 (en) 1999-12-29
US6291352B1 (en) 2001-09-18
KR100595068B1 (ko) 2006-07-03
WO1999019902A1 (en) 1999-04-22
KR20000069454A (ko) 2000-11-25

Similar Documents

Publication Publication Date Title
US5525837A (en) Reliable metallization with barrier for semiconductors
US5693556A (en) Method of making an antifuse metal post structure
US5602053A (en) Method of making a dual damascene antifuse structure
US6245663B1 (en) IC interconnect structures and methods for making same
EP0499433B1 (en) Semiconductor device with improved reliability wiring and method of its fabrication
US6509209B1 (en) Method of forming a metal-to-metal antifuse with non-conductive diffusion barrier
US7220652B2 (en) Metal-insulator-metal capacitor and interconnecting structure
US4862243A (en) Scalable fuse link element
US5017510A (en) Method of making a scalable fuse link element
US6130157A (en) Method to form an encapsulation layer over copper interconnects
US5789764A (en) Antifuse with improved antifuse material
JPH08504302A (ja) 端部の降伏電圧を高めたアンチヒューズ構造
WO1992020109A1 (en) A plug contact with antifuse and method of manufacture thereof
US5904507A (en) Programmable anti-fuses using laser writing
GB2390223A (en) Capacitor for a semiconductor device and method of manufacture
EP0093165B1 (en) Merged metal silicide fuse and schottky diode and method of manufacture thereof
US5447880A (en) Method for forming an amorphous silicon programmable element
US6492226B1 (en) Method for forming a metal capacitor in a damascene process
US6191025B1 (en) Method of fabricating a damascene structure for copper medullization
US5573971A (en) Planar antifuse and method of fabrication
US5646070A (en) Method of forming conductive region on silicon semiconductor material, and silicon semiconductor device with such region
US20020190300A1 (en) Metal capacitors with damascene structures and method for forming the same
US5688718A (en) Method of CVD TiN barrier layer integration
US6265257B1 (en) Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence
US5639684A (en) Method of making a low capacitance antifuse having a pillar located between the first and second metal layers

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060829

A313 Final decision of rejection without a dissenting response from the applicant

Free format text: JAPANESE INTERMEDIATE CODE: A313

Effective date: 20070129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070227