JPH0955476A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0955476A JPH0955476A JP7204538A JP20453895A JPH0955476A JP H0955476 A JPH0955476 A JP H0955476A JP 7204538 A JP7204538 A JP 7204538A JP 20453895 A JP20453895 A JP 20453895A JP H0955476 A JPH0955476 A JP H0955476A
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- Japan
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- antifuse
- wiring layer
- semiconductor device
- fuse
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Abstract
(57)【要約】
【目的】アンチヒューズに対する書き込み電圧のばらつ
きを、その下地構造に依存することなく低減する。 【構成】アンチヒューズにより形成された不揮発性記憶
素子を有する半導体装置。アンチヒューズの下方側電極
を兼ねる第１配線層１０５とアンチヒューズ１０７及び
アンチヒューズの上方側電極を兼ねる第２配線層１０８
を絶縁する層間絶縁膜１０６には、アンチヒューズ１０
７と第１配線層１０５との接続孔が、第１配線層１０５
上の接続面と同一平面の端部を含むように形成される。
こうしてアンチヒューズ１０７に対する書き込みは第１
配線層１０５の端部への電界集中によって行われ、アン
チヒューズの配線層との接続部の下部の段差形状や傾斜
の状態に依存しない。また接続孔が埋め込み金属層によ
って形成された半導体装置のアンチヒューズといった構
造をとることもできる。
きを、その下地構造に依存することなく低減する。 【構成】アンチヒューズにより形成された不揮発性記憶
素子を有する半導体装置。アンチヒューズの下方側電極
を兼ねる第１配線層１０５とアンチヒューズ１０７及び
アンチヒューズの上方側電極を兼ねる第２配線層１０８
を絶縁する層間絶縁膜１０６には、アンチヒューズ１０
７と第１配線層１０５との接続孔が、第１配線層１０５
上の接続面と同一平面の端部を含むように形成される。
こうしてアンチヒューズ１０７に対する書き込みは第１
配線層１０５の端部への電界集中によって行われ、アン
チヒューズの配線層との接続部の下部の段差形状や傾斜
の状態に依存しない。また接続孔が埋め込み金属層によ
って形成された半導体装置のアンチヒューズといった構
造をとることもできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の不揮発性記
憶素子の構造に関する。
憶素子の構造に関する。
【０００２】
【従来の技術】近年の半導体装置の高速化、高集積化に
対応して、不揮発性記憶素子としてアンチヒューズが用
いられるようになってきている。
対応して、不揮発性記憶素子としてアンチヒューズが用
いられるようになってきている。
【０００３】図３は配線層とアンチヒューズの接続によ
って構成された不揮発性記憶素子部に関する従来の構造
の一例を示す断面図である。以下、図３に従って、配線
層とアンチヒューズの接続によって構成された不揮発性
記憶素子部に関する従来の構造について説明する。
って構成された不揮発性記憶素子部に関する従来の構造
の一例を示す断面図である。以下、図３に従って、配線
層とアンチヒューズの接続によって構成された不揮発性
記憶素子部に関する従来の構造について説明する。
【０００４】図３（ａ）及び図３（ｂ）にアンチヒュー
ズとそれに接続される配線層が形成された段階での半導
体装置の断面図を示す。３０１は半導体基板であり、３
０２は素子分離領域、３０３はＭＯＳ型トランジスタの
ゲート電極、３０４はゲート電極とアンチヒューズの下
方側電極を兼ねる第１配線層を絶縁するための第１層間
絶縁膜、３０５はアンチヒューズの下方側電極を兼ねる
第１配線層、３０６は第１配線層３０５とアンチヒュー
ズ及び第２配線層を絶縁するための第２層間絶縁膜、３
０７はアンチヒューズ、３０８はアンチヒューズの上方
側電極を兼ねる第２配線層である。第２層間絶縁膜３０
６にはアンチヒューズ３０７と第１配線層３０５を接続
するための接続孔が第１配線層３０５の接続面と同一平
面の端部より外にでないように形成されている。図３
（ａ）はアンチヒューズが平坦部に構成された例であ
り、図３（ｂ）はアンチヒューズが傾斜部に構成された
例である。図３（ａ）の構造に比べて図３（ｂ）の構造
は、アンチヒューズ３０７の膜厚や成膜条件などの諸条
件が同じ場合には、不揮発性記憶素子に対する書き込み
電圧が数パーセントから数十パーセント低くなる。この
ため図３（ａ）の構造と図３（ｂ）の構造は同時に形成
せず、どちらか一方の構造のみを用いて作成される。従
来は主に図３（ａ）の構造のみ用いられてきた。
ズとそれに接続される配線層が形成された段階での半導
体装置の断面図を示す。３０１は半導体基板であり、３
０２は素子分離領域、３０３はＭＯＳ型トランジスタの
ゲート電極、３０４はゲート電極とアンチヒューズの下
方側電極を兼ねる第１配線層を絶縁するための第１層間
絶縁膜、３０５はアンチヒューズの下方側電極を兼ねる
第１配線層、３０６は第１配線層３０５とアンチヒュー
ズ及び第２配線層を絶縁するための第２層間絶縁膜、３
０７はアンチヒューズ、３０８はアンチヒューズの上方
側電極を兼ねる第２配線層である。第２層間絶縁膜３０
６にはアンチヒューズ３０７と第１配線層３０５を接続
するための接続孔が第１配線層３０５の接続面と同一平
面の端部より外にでないように形成されている。図３
（ａ）はアンチヒューズが平坦部に構成された例であ
り、図３（ｂ）はアンチヒューズが傾斜部に構成された
例である。図３（ａ）の構造に比べて図３（ｂ）の構造
は、アンチヒューズ３０７の膜厚や成膜条件などの諸条
件が同じ場合には、不揮発性記憶素子に対する書き込み
電圧が数パーセントから数十パーセント低くなる。この
ため図３（ａ）の構造と図３（ｂ）の構造は同時に形成
せず、どちらか一方の構造のみを用いて作成される。従
来は主に図３（ａ）の構造のみ用いられてきた。
【０００５】以上、従来の配線層とアンチヒューズの接
続部に関する構造の１例を示した。
続部に関する構造の１例を示した。
【０００６】
【発明が解決しようとする課題】近年、半導体集積回路
の高速化、高集積化の要求にともない、アンチヒューズ
よりなる不揮発性記憶素子は、その下地となる段差構造
に依存することなく自由に配置ができるようにする必要
がでてきている。そのためアンチヒューズは、例えば図
３（ａ）に示されるような平坦部に形成されたり、ある
いは図３（ｂ）に示されるように下地傾斜部に形成され
るなど様々な場合が生じる。
の高速化、高集積化の要求にともない、アンチヒューズ
よりなる不揮発性記憶素子は、その下地となる段差構造
に依存することなく自由に配置ができるようにする必要
がでてきている。そのためアンチヒューズは、例えば図
３（ａ）に示されるような平坦部に形成されたり、ある
いは図３（ｂ）に示されるように下地傾斜部に形成され
るなど様々な場合が生じる。
【０００７】この様な場合、そのアンチヒューズの配線
層との接続部の段差形状や傾斜の状態により、不揮発性
記憶素子の書き込みに要する電圧のばらつきを生じ、書
き込み不良や歩留り低下を引き起こすという問題があっ
た。
層との接続部の段差形状や傾斜の状態により、不揮発性
記憶素子の書き込みに要する電圧のばらつきを生じ、書
き込み不良や歩留り低下を引き起こすという問題があっ
た。
【０００８】そこで、本発明は前記のような課題を解決
しようとするものであり、その目的とするところは従来
の製造方法を踏まえた上で、不揮発性記憶素子の書き込
み電圧のばらつきの低減を図り、書き込み不良の減少及
び歩留りを向上させる技術を提供するものである。
しようとするものであり、その目的とするところは従来
の製造方法を踏まえた上で、不揮発性記憶素子の書き込
み電圧のばらつきの低減を図り、書き込み不良の減少及
び歩留りを向上させる技術を提供するものである。
【０００９】
（手段１） おもに２つの異なった配線層と接続された
アンチヒューズにより形成された不揮発性記憶素子を有
する半導体装置において、前記配線層の少なくとも一方
とアンチヒューズの接続部が、当該配線層の接続面と同
一平面の端部を含むことを特徴とする。
アンチヒューズにより形成された不揮発性記憶素子を有
する半導体装置において、前記配線層の少なくとも一方
とアンチヒューズの接続部が、当該配線層の接続面と同
一平面の端部を含むことを特徴とする。
【００１０】（手段２） おもに２つの異なった配線層
と接続されたアンチヒューズにより形成された不揮発性
記憶素子を有する半導体装置において、前記アンチヒュ
ーズの下方で接続される配線層とアンチヒューズとの接
続孔が、当該配線層の接続面と同一平面の端部を含むよ
うに形成することを特徴とする。
と接続されたアンチヒューズにより形成された不揮発性
記憶素子を有する半導体装置において、前記アンチヒュ
ーズの下方で接続される配線層とアンチヒューズとの接
続孔が、当該配線層の接続面と同一平面の端部を含むよ
うに形成することを特徴とする。
【００１１】（手段３） おもに２つの異なった配線層
と接続されたアンチヒューズにより形成された不揮発性
記憶素子を有する半導体装置において、前記アンチヒュ
ーズの下方で接続される配線層とアンチヒューズとの接
続孔が、少なくとも金属層によって埋め込まれ、前記埋
め込み金属層とアンチヒューズとの接続部が当該埋め込
み金属層の接続面と同一平面の端部を含むように形成す
ることを特徴とする半導体装置。
と接続されたアンチヒューズにより形成された不揮発性
記憶素子を有する半導体装置において、前記アンチヒュ
ーズの下方で接続される配線層とアンチヒューズとの接
続孔が、少なくとも金属層によって埋め込まれ、前記埋
め込み金属層とアンチヒューズとの接続部が当該埋め込
み金属層の接続面と同一平面の端部を含むように形成す
ることを特徴とする半導体装置。
【００１２】（手段４） さらにアンチヒューズが接続
孔内の埋め込み金属を覆っていることを特徴とする。
孔内の埋め込み金属を覆っていることを特徴とする。
【００１３】（手段５） またはアンチヒューズ上の配
線が、アンチヒューズを覆っていることを特徴とする。
線が、アンチヒューズを覆っていることを特徴とする。
【００１４】（手段６） または埋め込み金属層のアン
チヒューズとの接続面と同一平面の端部を構成する要素
がタングステン、チタン、モリブデン、および前記金属
の珪化物または窒化物からなることを特徴とする。
チヒューズとの接続面と同一平面の端部を構成する要素
がタングステン、チタン、モリブデン、および前記金属
の珪化物または窒化物からなることを特徴とする。
【００１５】
【作用】アンチヒューズを用いた不揮発性記憶素子を有
する半導体装置の書き込み不良や歩留り低下の要因とし
て、アンチヒューズの配線層との接続部の段差形状や傾
斜の状態に起因する不揮発性記憶素子の書き込みに要す
る電圧のばらつきがあげられる。本発明は、アンチヒュ
ーズに接続される配線層の、接続面と同一平面上の端部
を直接アンチヒューズ部と接続することにより、不揮発
性記憶素子への書き込みが配線層端部への電界集中によ
るアンチヒューズの電気的接続によってのみ生ずるよう
にすることで、不揮発性記憶素子の書き込みに要する電
圧のばらつきを低減させるものである。
する半導体装置の書き込み不良や歩留り低下の要因とし
て、アンチヒューズの配線層との接続部の段差形状や傾
斜の状態に起因する不揮発性記憶素子の書き込みに要す
る電圧のばらつきがあげられる。本発明は、アンチヒュ
ーズに接続される配線層の、接続面と同一平面上の端部
を直接アンチヒューズ部と接続することにより、不揮発
性記憶素子への書き込みが配線層端部への電界集中によ
るアンチヒューズの電気的接続によってのみ生ずるよう
にすることで、不揮発性記憶素子の書き込みに要する電
圧のばらつきを低減させるものである。
【００１６】
【実施例】図１及び図２は本発明によるアンチヒューズ
を用いた不揮発性記憶素子を有する半導体装置の構造を
示す断面図である。以下、図１及び図２に従って、本発
明によるアンチヒューズを用いた不揮発性記憶素子を有
する半導体装置の構造の例を説明する。
を用いた不揮発性記憶素子を有する半導体装置の構造を
示す断面図である。以下、図１及び図２に従って、本発
明によるアンチヒューズを用いた不揮発性記憶素子を有
する半導体装置の構造の例を説明する。
【００１７】図１はアンチヒューズとそれに接続される
上方側配線層が形成された段階での半導体装置の断面図
を示す。１０１は半導体基板であり、１０２は素子分離
領域、１０３はＭＯＳ型トランジスタのゲート電極、１
０４はゲート電極１０３とアンチヒューズの下方側電極
を兼ねる第１配線層を絶縁するための層間絶縁膜、１０
５はアンチヒューズの下方側電極を兼ねる第１配線層で
ある。第１配線層１０５とアンチヒューズ１０７及びア
ンチヒューズの上方側電極を兼ねる第２配線層１０８を
絶縁する層間絶縁膜１０６にはアンチヒューズ１０７と
第１配線層１０５との接続孔が第１配線層１０５上の接
続面と同一平面の端部を含むように形成され、その後ア
ンチヒューズ１０７と第２配線層１０８が形成される。
本構造においてアンチヒューズ１０７に対する書き込み
は第１配線層１０５の端部への電界集中によって行わ
れ、アンチヒューズの配線層との接続部の下部の段差形
状や傾斜の状態に依存しない。
上方側配線層が形成された段階での半導体装置の断面図
を示す。１０１は半導体基板であり、１０２は素子分離
領域、１０３はＭＯＳ型トランジスタのゲート電極、１
０４はゲート電極１０３とアンチヒューズの下方側電極
を兼ねる第１配線層を絶縁するための層間絶縁膜、１０
５はアンチヒューズの下方側電極を兼ねる第１配線層で
ある。第１配線層１０５とアンチヒューズ１０７及びア
ンチヒューズの上方側電極を兼ねる第２配線層１０８を
絶縁する層間絶縁膜１０６にはアンチヒューズ１０７と
第１配線層１０５との接続孔が第１配線層１０５上の接
続面と同一平面の端部を含むように形成され、その後ア
ンチヒューズ１０７と第２配線層１０８が形成される。
本構造においてアンチヒューズ１０７に対する書き込み
は第１配線層１０５の端部への電界集中によって行わ
れ、アンチヒューズの配線層との接続部の下部の段差形
状や傾斜の状態に依存しない。
【００１８】図２はアンチヒューズの下方で接続される
配線層とアンチヒューズとの接続孔が埋め込み金属層に
よって形成された半導体装置のアンチヒューズとそれに
接続される上方側配線層が形成された段階での断面図を
示す。２０１は半導体基板であり、２０２は素子分離領
域、２０３はＭＯＳ型トランジスタのゲート電極、２０
４はゲート電極２０３とアンチヒューズの下方側電極を
兼ねる第１配線層２０５を絶縁するための層間絶縁膜、
２０５はアンチヒューズの下方側電極を兼ねる第１配線
層である。第１配線層２０５とアンチヒューズ２０７及
びアンチヒューズの上方側電極を兼ねる第２配線層２０
８を絶縁する層間絶縁膜２０６にはアンチヒューズ２０
７と第１配線層２０５との接続孔が第１配線層２０５上
に形成され、その後スパッタ法または気層成長法を用い
てタングステンあるいはモリブデンまたは前記金属の珪
化物からなる埋め込み金属層２０９が形成される。この
とき、埋め込み金属層の下地層としてＴｉあるいはＴｉ
の窒化物または珪化物を使用してもよい。アンチヒュー
ズ２０７は埋め込み金属層２０９とアンチヒューズ２０
７との接続部が当該埋め込み金属層２０９の接続面と同
一平面の端部を含むように形成される。埋め込み金属層
２０９の端部は下地層を用いない場合にはタングステン
あるいはモリブデンまたは前記金属の珪化物より構成さ
れ、下地層を用いた場合にはその下地層を構成するＴｉ
あるいはＴｉの窒化物または珪化物により構成される。
その後第２配線層２０８が形成される。アンチヒューズ
は、少なくとも埋め込み金属層と層間絶縁膜の境界部分
上にあればよく、第２の配線が直接埋め込み金属層に直
接接触しなければ、アンチヒューズは接続孔を覆うよう
に形成される必要はない。絶縁のために新たに膜を形成
するよりも、接続孔表面をアンチヒューズで覆った方が
プロセスを省略することができる。また第２配線層も、
アンチヒューズ破壊時に、埋め込み金属層と接続されれ
ば良いので、アンチヒューズを完全に覆う必要はない。
配線層とアンチヒューズとの接続孔が埋め込み金属層に
よって形成された半導体装置のアンチヒューズとそれに
接続される上方側配線層が形成された段階での断面図を
示す。２０１は半導体基板であり、２０２は素子分離領
域、２０３はＭＯＳ型トランジスタのゲート電極、２０
４はゲート電極２０３とアンチヒューズの下方側電極を
兼ねる第１配線層２０５を絶縁するための層間絶縁膜、
２０５はアンチヒューズの下方側電極を兼ねる第１配線
層である。第１配線層２０５とアンチヒューズ２０７及
びアンチヒューズの上方側電極を兼ねる第２配線層２０
８を絶縁する層間絶縁膜２０６にはアンチヒューズ２０
７と第１配線層２０５との接続孔が第１配線層２０５上
に形成され、その後スパッタ法または気層成長法を用い
てタングステンあるいはモリブデンまたは前記金属の珪
化物からなる埋め込み金属層２０９が形成される。この
とき、埋め込み金属層の下地層としてＴｉあるいはＴｉ
の窒化物または珪化物を使用してもよい。アンチヒュー
ズ２０７は埋め込み金属層２０９とアンチヒューズ２０
７との接続部が当該埋め込み金属層２０９の接続面と同
一平面の端部を含むように形成される。埋め込み金属層
２０９の端部は下地層を用いない場合にはタングステン
あるいはモリブデンまたは前記金属の珪化物より構成さ
れ、下地層を用いた場合にはその下地層を構成するＴｉ
あるいはＴｉの窒化物または珪化物により構成される。
その後第２配線層２０８が形成される。アンチヒューズ
は、少なくとも埋め込み金属層と層間絶縁膜の境界部分
上にあればよく、第２の配線が直接埋め込み金属層に直
接接触しなければ、アンチヒューズは接続孔を覆うよう
に形成される必要はない。絶縁のために新たに膜を形成
するよりも、接続孔表面をアンチヒューズで覆った方が
プロセスを省略することができる。また第２配線層も、
アンチヒューズ破壊時に、埋め込み金属層と接続されれ
ば良いので、アンチヒューズを完全に覆う必要はない。
【００１９】本構造においてアンチヒューズ２０７に対
する書き込みは埋め込み金属層２０９の端部への電界集
中によって行われ、アンチヒューズの配線層との接続部
の下部の段差形状や傾斜の状態に依存しない。
する書き込みは埋め込み金属層２０９の端部への電界集
中によって行われ、アンチヒューズの配線層との接続部
の下部の段差形状や傾斜の状態に依存しない。
【００２０】なお、本発明による構造は前記２実施例で
は第１配線層と第２配線層の間に形成されるアンチヒュ
ーズで適用したが、配線多層構造を有する半導体装置に
おいては、どの配線層間に形成したアンチヒューズでも
適用できるといえる。
は第１配線層と第２配線層の間に形成されるアンチヒュ
ーズで適用したが、配線多層構造を有する半導体装置に
おいては、どの配線層間に形成したアンチヒューズでも
適用できるといえる。
【００２１】
【発明の効果】以上本発明によれば、アンチヒューズに
接続される配線層の、接続面と同一平面上の端部を直接
アンチヒューズ部と接続することにより、不揮発性記憶
素子への書き込みが配線層端部への電界集中によるアン
チヒューズの電気的接続によって生ずるようにすること
ができ、従来生じていたアンチヒューズ下部の段差形状
や傾斜の状態による書き込みに要する電圧のばらつきを
低減させ、アンチヒューズを不揮発性記憶素子として用
いた半導体装置の書き込み不良の発生を著しく減少し、
歩留りを向上させることができる。
接続される配線層の、接続面と同一平面上の端部を直接
アンチヒューズ部と接続することにより、不揮発性記憶
素子への書き込みが配線層端部への電界集中によるアン
チヒューズの電気的接続によって生ずるようにすること
ができ、従来生じていたアンチヒューズ下部の段差形状
や傾斜の状態による書き込みに要する電圧のばらつきを
低減させ、アンチヒューズを不揮発性記憶素子として用
いた半導体装置の書き込み不良の発生を著しく減少し、
歩留りを向上させることができる。
【図１】本発明の半導体装置の構造の一例を示す断面
図。
図。
【図２】本発明の半導体装置の構造の一例を示す断面
図。
図。
【図３】従来の半導体装置の構造を示す断面図。
半導体基板 １０１、２０１、３０１ 素子分離領域 １０２、２０２、３０２ ゲート電極 １０３、２０３、３０３ 第１層間絶縁膜 １０４、２０４、３０４ 第１配線層 １０５、２０５、３０５ 第２層間絶縁膜 １０６、２０６、３０６ アンチヒューズ １０７、２０７、３０７ 第２配線層 １０８、２０８、３０８ 埋め込み金属層 ２０９
Claims (6)
- 【請求項１】２つの異なった配線層と接続されたアンチ
ヒューズにより形成された不揮発性記憶素子を有する半
導体装置において、前記配線層の少なくとも一方とアン
チヒューズの接続部が、当該配線層の接続面と同一平面
の端部を含むことを特徴とする半導体装置。 - 【請求項２】２つの異なった配線層と接続されたアンチ
ヒューズにより形成された不揮発性記憶素子を有する半
導体装置において、前記アンチヒューズの下方で接続さ
れる配線層とアンチヒューズとの接続孔が、当該配線層
の接続面と同一平面の端部を含むように形成することを
特徴とする半導体装置。 - 【請求項３】絶縁膜に形成された接続孔と、前記絶縁膜
の表面が平坦化されるよう前記接続孔に充填された第１
の導電部材と、前記導電部材と前記絶縁膜の境界の少な
くとも一部を覆うように前記絶縁膜上に設けられたアン
チヒューズ部材と、前記アンチヒューズ部材上に形成さ
れた第２の導電部材とを有することを特徴とする半導体
装置。 - 【請求項４】前記アンチヒューズ部材は前記第１の導電
部材を覆うことを特徴とする請求項３記載の半導体装
置。 - 【請求項５】前記第２の導電部材は前記アンチヒューズ
部材を覆うことを特徴とする請求項３または４記載の半
導体装置。 - 【請求項６】前記請求項３の半導体装置において、埋め
込み金属層のアンチヒューズとの接続面と同一平面の端
部を構成する要素がタングステン、チタン、モリブデ
ン、および前記金属の珪化物または窒化物からなること
を特徴とする請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204538A JPH0955476A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204538A JPH0955476A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955476A true JPH0955476A (ja) | 1997-02-25 |
Family
ID=16492196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204538A Pending JPH0955476A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955476A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312863B1 (ko) * | 1998-01-15 | 2002-02-19 | 로버트 에이치. 씨. 챠오. | 안티퓨즈 구조 및 그 제조 방법 |
| EP1826818A2 (en) * | 2006-02-23 | 2007-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP1854140A4 (en) * | 2005-02-10 | 2008-06-04 | Semiconductor Energy Lab | MEMORY ELEMENT AND SEMICONDUCTOR DEVICE |
| US9172038B2 (en) | 2012-11-14 | 2015-10-27 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile memory element and method of manufacturing the same |
-
1995
- 1995-08-10 JP JP7204538A patent/JPH0955476A/ja active Pending
Cited By (9)
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