JPH0778872A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0778872A JPH0778872A JP22291893A JP22291893A JPH0778872A JP H0778872 A JPH0778872 A JP H0778872A JP 22291893 A JP22291893 A JP 22291893A JP 22291893 A JP22291893 A JP 22291893A JP H0778872 A JPH0778872 A JP H0778872A
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- Japan
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- metal wiring
- fuse element
- polysilicon
- integrated circuit
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Abstract
(57)【要約】
【目的】金属配線（ヒューズ要素）の腐食進行を阻止す
ることにより、バッファ入力のフローティング状態を回
避してヒューズ回路の信頼性向上を図ること。 【構成】半導体基板上に形成された金属配線をヒューズ
要素として用い、該ヒューズ要素の一端をグランドに接
続し、また、該ヒューズ要素の他端を所定のノードに接
続し、さらに、該所定のノードを、バッファの入力に接
続すると共にプルアップトランジスタを介して電源に接
続して構成するヒューズ回路を有する半導体集積回路に
おいて、前記ヒューズ要素の少なくとも他端と前記ノー
ドとの間に、非金属で且つ導電性を有する材料からなる
連結手段を介在させたことを特徴とする。
ることにより、バッファ入力のフローティング状態を回
避してヒューズ回路の信頼性向上を図ること。 【構成】半導体基板上に形成された金属配線をヒューズ
要素として用い、該ヒューズ要素の一端をグランドに接
続し、また、該ヒューズ要素の他端を所定のノードに接
続し、さらに、該所定のノードを、バッファの入力に接
続すると共にプルアップトランジスタを介して電源に接
続して構成するヒューズ回路を有する半導体集積回路に
おいて、前記ヒューズ要素の少なくとも他端と前記ノー
ドとの間に、非金属で且つ導電性を有する材料からなる
連結手段を介在させたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、レーザ溶断型のヒュー
ズ要素を有する半導体集積回路に関し、特に、ヒューズ
要素を金属配線層で形成する半導体集積回路に関する。
例えば、大規模な半導体記憶装置では、記憶セルアレイ
を複数のブロックに分割して、少なくとも、そのうちの
１つのブロックを冗長用記憶セルアレイとして使用し、
欠陥セルを含むブロックと冗長用ブロックとを置換する
ことにより、欠陥を救済して歩留りの改善を図る。
ズ要素を有する半導体集積回路に関し、特に、ヒューズ
要素を金属配線層で形成する半導体集積回路に関する。
例えば、大規模な半導体記憶装置では、記憶セルアレイ
を複数のブロックに分割して、少なくとも、そのうちの
１つのブロックを冗長用記憶セルアレイとして使用し、
欠陥セルを含むブロックと冗長用ブロックとを置換する
ことにより、欠陥を救済して歩留りの改善を図る。
【０００２】ヒューズ要素は、常用ブロック毎に設けら
れている。任意のヒューズ要素をレーザ溶断すると、当
該ヒューズ要素に対応する１つの常用ブロックが冗長用
ブロックと置換されるようになっている。ここで、今ま
でのヒューズ要素はポリシリコンを用いたものが主流で
あったが、多層構造の半導体集積回路では、ポリシリコ
ンの代わりに金属配線層（一般にメタル）が用いられる
ようになってきた。
れている。任意のヒューズ要素をレーザ溶断すると、当
該ヒューズ要素に対応する１つの常用ブロックが冗長用
ブロックと置換されるようになっている。ここで、今ま
でのヒューズ要素はポリシリコンを用いたものが主流で
あったが、多層構造の半導体集積回路では、ポリシリコ
ンの代わりに金属配線層（一般にメタル）が用いられる
ようになってきた。
【０００３】多層構造では、半導体基板に近い層にポリ
シリコンが形成され、その上層に金属配線層が形成され
るが、チップ表面から見て深層に位置するポリシリコン
上には、厚い絶縁膜が形成されているためにレーザ光が
拡散しやすく、安定してポリシリコンを溶断することは
困難である。因みに、ポリシリコン上の絶縁膜の厚さ
は、エッチングでコントロール可能であるが、そのエッ
チング量を微妙に調整することはプロセス上容易ではな
い。
シリコンが形成され、その上層に金属配線層が形成され
るが、チップ表面から見て深層に位置するポリシリコン
上には、厚い絶縁膜が形成されているためにレーザ光が
拡散しやすく、安定してポリシリコンを溶断することは
困難である。因みに、ポリシリコン上の絶縁膜の厚さ
は、エッチングでコントロール可能であるが、そのエッ
チング量を微妙に調整することはプロセス上容易ではな
い。
【０００４】また、ポリシリコンの形成には高温のプロ
セスが必要であり、プロセス温度が低い金属配線層より
も先に形成しなければならないから、金属配線よりも上
層にポリシリコンを形成することは一般的でない。
セスが必要であり、プロセス温度が低い金属配線層より
も先に形成しなければならないから、金属配線よりも上
層にポリシリコンを形成することは一般的でない。
【０００５】
【従来の技術】図４は、ヒューズ回路の回路図であり、
ヒューズ回路は、電源ＶCC（ここでは＋電源）とグラン
ドＧＮＤ間に、ｐチャネルＭＯＳトランジスタ（以下、
単に「ＭＯＳトランジスタ」と言う）１とヒューズ要素
２とを直列接続し、その接続ノードＮの電位をバッファ
３で２値レベルに変換して取り出している。
ヒューズ回路は、電源ＶCC（ここでは＋電源）とグラン
ドＧＮＤ間に、ｐチャネルＭＯＳトランジスタ（以下、
単に「ＭＯＳトランジスタ」と言う）１とヒューズ要素
２とを直列接続し、その接続ノードＮの電位をバッファ
３で２値レベルに変換して取り出している。
【０００６】ＭＯＳトランジスタ１のドレインはＶ
CCに、ソースはノードＮに、また、ゲートはＧＮＤに接
続されており、このＭＯＳトランジスタ１は、常時オン
状態のプルアップトランジスタとして動作する。このよ
うな構成において、ヒューズ要素２が非切断の場合に
は、ノードＮはＧＮＤ電位であり、バッファ３からはＨ
レベルの信号が取り出されるが、ヒューズ要素２が切断
状態の場合には、ノードＮがＶCCにプルアップされ、バ
ッファ３からはＬレベルの信号が取り出されるから、こ
の信号を、例えば記憶セルアレイの常用ブロックと冗長
用ブロックとの切換え信号に用いることができる。
CCに、ソースはノードＮに、また、ゲートはＧＮＤに接
続されており、このＭＯＳトランジスタ１は、常時オン
状態のプルアップトランジスタとして動作する。このよ
うな構成において、ヒューズ要素２が非切断の場合に
は、ノードＮはＧＮＤ電位であり、バッファ３からはＨ
レベルの信号が取り出されるが、ヒューズ要素２が切断
状態の場合には、ノードＮがＶCCにプルアップされ、バ
ッファ３からはＬレベルの信号が取り出されるから、こ
の信号を、例えば記憶セルアレイの常用ブロックと冗長
用ブロックとの切換え信号に用いることができる。
【０００７】図５は、従来のヒューズ回路の断面構造図
である。なお、図５において、図４と共通する要素に
は、同一の符号を付してある。４は半導体基板であり、
半導体基板４にはＭＯＳトランジスタ１のドレイン領域
としての拡散層５及びソース領域としての拡散層６が形
成され、さらに、基板４上には、ゲート電極７が形成さ
れている。
である。なお、図５において、図４と共通する要素に
は、同一の符号を付してある。４は半導体基板であり、
半導体基板４にはＭＯＳトランジスタ１のドレイン領域
としての拡散層５及びソース領域としての拡散層６が形
成され、さらに、基板４上には、ゲート電極７が形成さ
れている。
【０００８】８は絶縁層９に挟まれた金属配線であり、
図では簡略化しているが、この金属配線８は、多層構造
の上層側に位置する配線層に形成される。このような断
面構造において、チップ表面の所定位置にレーザ光を照
射すると、絶縁層９に穴９ａが開けられるが、レーザ光
の照射エネルギーとその照射時間を適正化して穴９ａの
深さを金属配線８よりも若干深めに設定すれば、金属配
線８を溶断でき、この金属配線８をヒューズ要素２とし
て使用することができる。
図では簡略化しているが、この金属配線８は、多層構造
の上層側に位置する配線層に形成される。このような断
面構造において、チップ表面の所定位置にレーザ光を照
射すると、絶縁層９に穴９ａが開けられるが、レーザ光
の照射エネルギーとその照射時間を適正化して穴９ａの
深さを金属配線８よりも若干深めに設定すれば、金属配
線８を溶断でき、この金属配線８をヒューズ要素２とし
て使用することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路にあっては、穴９ａの溶断箇所か
らＭＯＳトランジスタ１及びバッファ３に至るまでの間
で、金属配線８が一体的につながっていたため、例え
ば、穴９ａに侵入した水分によって金属配線８に腐食が
生じ、その腐食が×印で示す地点Ａ付近まで進行した場
合には、バッファ３の入力がフローティング状態となっ
てバッファ３から正しい信号が出力されなくなるという
問題点があった。 ［目的］そこで、本発明は、金属配線（ヒューズ要素）
の腐食進行を阻止することにより、バッファ入力のフロ
ーティング状態を回避してヒューズ回路の信頼性向上を
図ることを目的とする。
従来の半導体集積回路にあっては、穴９ａの溶断箇所か
らＭＯＳトランジスタ１及びバッファ３に至るまでの間
で、金属配線８が一体的につながっていたため、例え
ば、穴９ａに侵入した水分によって金属配線８に腐食が
生じ、その腐食が×印で示す地点Ａ付近まで進行した場
合には、バッファ３の入力がフローティング状態となっ
てバッファ３から正しい信号が出力されなくなるという
問題点があった。 ［目的］そこで、本発明は、金属配線（ヒューズ要素）
の腐食進行を阻止することにより、バッファ入力のフロ
ーティング状態を回避してヒューズ回路の信頼性向上を
図ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体基板上に形成された金属配線をヒ
ューズ要素として用い、該ヒューズ要素の一端をグラン
ドに接続し、また、該ヒューズ要素の他端を所定のノー
ドに接続し、さらに、該所定のノードを、バッファの入
力に接続すると共にプルアップトランジスタを介して電
源に接続して構成するヒューズ回路を有する半導体集積
回路において、前記ヒューズ要素の少なくとも他端と前
記ノードとの間に、非金属で且つ導電性を有する材料か
らなる連結手段を介在させたことを特徴とするものであ
る。
成するために、半導体基板上に形成された金属配線をヒ
ューズ要素として用い、該ヒューズ要素の一端をグラン
ドに接続し、また、該ヒューズ要素の他端を所定のノー
ドに接続し、さらに、該所定のノードを、バッファの入
力に接続すると共にプルアップトランジスタを介して電
源に接続して構成するヒューズ回路を有する半導体集積
回路において、前記ヒューズ要素の少なくとも他端と前
記ノードとの間に、非金属で且つ導電性を有する材料か
らなる連結手段を介在させたことを特徴とするものであ
る。
【００１１】
【作用】本発明では、ヒューズ要素としての金属配線に
腐食が発生した場合、その腐食の進行が当該金属配線の
端部（すなわち非金属で且つ導電性を有する材料からな
る連結手段の部分）で阻止される。従って、プルアップ
トランジスタとバッファ入力との間の接続が保たれるか
ら、バッファ入力のフローティングが回避され、ヒュー
ズ回路の信頼性向上が図られる。
腐食が発生した場合、その腐食の進行が当該金属配線の
端部（すなわち非金属で且つ導電性を有する材料からな
る連結手段の部分）で阻止される。従って、プルアップ
トランジスタとバッファ入力との間の接続が保たれるか
ら、バッファ入力のフローティングが回避され、ヒュー
ズ回路の信頼性向上が図られる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１、図２は本発明に係る半導体集積回路の一実
施例を示す図である。図１において、４は半導体基板で
あり、半導体基板４には、従来例（図５）と同様にｐチ
ャネルＭＯＳトランジスタ（以下、単に「ＭＯＳトラン
ジスタ」と言う）１のドレイン領域としての拡散層５及
びソース領域としての拡散層６が形成され、さらに、基
板４上には、ゲート電極７が形成されている。
する。図１、図２は本発明に係る半導体集積回路の一実
施例を示す図である。図１において、４は半導体基板で
あり、半導体基板４には、従来例（図５）と同様にｐチ
ャネルＭＯＳトランジスタ（以下、単に「ＭＯＳトラン
ジスタ」と言う）１のドレイン領域としての拡散層５及
びソース領域としての拡散層６が形成され、さらに、基
板４上には、ゲート電極７が形成されている。
【００１３】８ａ、８ｂ、８ｃは、絶縁層９に挟まれた
第１〜第３の金属配線であり、中央に位置する第２の金
属配線８ｂは、レーザによって溶断可能なヒューズ要素
として用いられる。なお、図では簡略化しているが、こ
れらの金属配線８ａ〜８ｃは、多層構造の上層側（すな
わちチップ表面に近い層）に位置する配線層に形成され
る。
第１〜第３の金属配線であり、中央に位置する第２の金
属配線８ｂは、レーザによって溶断可能なヒューズ要素
として用いられる。なお、図では簡略化しているが、こ
れらの金属配線８ａ〜８ｃは、多層構造の上層側（すな
わちチップ表面に近い層）に位置する配線層に形成され
る。
【００１４】ここで、第１〜第３の金属配線８ａ〜８ｃ
の下層には、非金属で且つ導電性を有する材料からなる
連結手段に相当する「第１及び第２のポリシリコン１０
ａ、１０ｂ」が形成されており、第１のポリシリコン１
０ａは第１の金属配線８ａと第２の金属配線８ｂとの間
に、また、第２のポリシリコン１０ｂは第２の金属配線
８ｂと第３の金属配線８ｃとの間にそれぞれ介在してい
る。
の下層には、非金属で且つ導電性を有する材料からなる
連結手段に相当する「第１及び第２のポリシリコン１０
ａ、１０ｂ」が形成されており、第１のポリシリコン１
０ａは第１の金属配線８ａと第２の金属配線８ｂとの間
に、また、第２のポリシリコン１０ｂは第２の金属配線
８ｂと第３の金属配線８ｃとの間にそれぞれ介在してい
る。
【００１５】すなわち、レーザ溶断可能なヒューズ要素
としての第２の金属配線８ｂの一端が、第２のポリシリ
コン１０ｂ及び第３の金属配線８ｃを介してグランドＧ
ＮＤに接続され、当該第２の金属配線８ｂの他端が、第
１のポリシリコン１０ａ及び第１の金属配線８ａを介し
て、ＭＯＳトランジスタ１のソース（拡散層６）及びバ
ッファ３の入力（すなわちノードＮ）に接続されてい
る。
としての第２の金属配線８ｂの一端が、第２のポリシリ
コン１０ｂ及び第３の金属配線８ｃを介してグランドＧ
ＮＤに接続され、当該第２の金属配線８ｂの他端が、第
１のポリシリコン１０ａ及び第１の金属配線８ａを介し
て、ＭＯＳトランジスタ１のソース（拡散層６）及びバ
ッファ３の入力（すなわちノードＮ）に接続されてい
る。
【００１６】図２は、チップ表面から見た平面構造図
で、チップ表面に近い配線層に形成された第１〜第３の
金属配線８ａ、８ｂ、８ｃと、それよりも下層に形成さ
れた第１及び第２のポリシリコン１０ａ、１０ｂとの間
がコンタクトホール１１ａ〜１１ｆによって接続されて
いる。このような構造において、第２の金属配線８ｂの
非溶断時には、第１の金属配線８ａ、第１のポリシリコ
ン１０ａ、第２の金属配線８ｂ、第２のポリシリコン１
０ｂ及び第３の金属配線８ｃを介して、ノードＮとグラ
ンド間が接続され、その接続抵抗は、第１〜第３の金属
配線８ａ〜８ｃと、第１及び第２のポリシリコン１０
ａ、１０ｂとの合成線路抵抗ΣＲで与えられる。かかる
非溶断時におけるノードＮの電位Ｖnode(L) は、Ｌレベ
ル相当の電位（例えばＣＭＯＳの入力論理レベルで＋
１．５Ｖ）以下でなければならない。ここで、Ｖ
node(L) は次式で与えられる。
で、チップ表面に近い配線層に形成された第１〜第３の
金属配線８ａ、８ｂ、８ｃと、それよりも下層に形成さ
れた第１及び第２のポリシリコン１０ａ、１０ｂとの間
がコンタクトホール１１ａ〜１１ｆによって接続されて
いる。このような構造において、第２の金属配線８ｂの
非溶断時には、第１の金属配線８ａ、第１のポリシリコ
ン１０ａ、第２の金属配線８ｂ、第２のポリシリコン１
０ｂ及び第３の金属配線８ｃを介して、ノードＮとグラ
ンド間が接続され、その接続抵抗は、第１〜第３の金属
配線８ａ〜８ｃと、第１及び第２のポリシリコン１０
ａ、１０ｂとの合成線路抵抗ΣＲで与えられる。かかる
非溶断時におけるノードＮの電位Ｖnode(L) は、Ｌレベ
ル相当の電位（例えばＣＭＯＳの入力論理レベルで＋
１．５Ｖ）以下でなければならない。ここで、Ｖ
node(L) は次式で与えられる。
【００１７】 Ｖnode(L) ＝〔ＶCC／（ＲON＋ΣＲ）〕×ΣＲ …… 但し、ＲON：ＭＯＳトランジスタ１のオン抵抗 従って、非溶断時のバッファ３の出力レベルを正しいレ
ベル（Ｈレベル）に保つには、ΣＲの値を可能な限り小
さくする必要があり、これには、第１及び第２のポリシ
リコン１０ａ、１０ｂをできるだけ短かく形成すると共
に、その断面積をできるだけ大きくするのが望ましい。
ベル（Ｈレベル）に保つには、ΣＲの値を可能な限り小
さくする必要があり、これには、第１及び第２のポリシ
リコン１０ａ、１０ｂをできるだけ短かく形成すると共
に、その断面積をできるだけ大きくするのが望ましい。
【００１８】一方、チップ表面にレーザ光を照射する
と、絶縁層９に穴９ａが開き、第２の金属配線８ｂが溶
断される。冒頭でも述べたように、この穴９ａに水分が
侵入した場合、穴９ａの内部に露出する第２の金属配線
８ｂに腐食が生じることがあるが、本実施例では、第２
の金属配線８ｂだけの腐食に留めおくことができ、第１
の金属配線８ａや第３の金属配線８ｃへの波及を回避で
きる。この理由は、第２の金属配線８ｂと第１の金属配
線８ａ及び第３の金属配線８ｃとの間に、腐食し難い非
金属材料である第１及び第２のポリシリコン１０ａ、１
０ｂを介在させているからである。
と、絶縁層９に穴９ａが開き、第２の金属配線８ｂが溶
断される。冒頭でも述べたように、この穴９ａに水分が
侵入した場合、穴９ａの内部に露出する第２の金属配線
８ｂに腐食が生じることがあるが、本実施例では、第２
の金属配線８ｂだけの腐食に留めおくことができ、第１
の金属配線８ａや第３の金属配線８ｃへの波及を回避で
きる。この理由は、第２の金属配線８ｂと第１の金属配
線８ａ及び第３の金属配線８ｃとの間に、腐食し難い非
金属材料である第１及び第２のポリシリコン１０ａ、１
０ｂを介在させているからである。
【００１９】従って、本実施例では、穴９ａより侵入し
た水分によって第２の金属配線８ｂ（ヒューズ要素）に
腐食が生じた場合でも、バッファ３の出力信号のレベル
を正しくＬレベルに保つことができ、耐環境性に優れた
半導体集積回路を提供することができる。なお、図１の
実施例では、ヒューズ要素としての第２の金属配線８ｂ
の両端にポリシリコンを接続しているが、これに限るも
のではない。グランド側の第２のポリシリコン１０ｂを
省くことができる。すなわち、第２の金属配線８ｂと第
３の金属配線８ｃとを直結してもよい。これは、第３の
金属配線８ｃを必要とするときは、ヒューズ要素の非溶
断時であり、このときは、穴９ａが穿設されない（腐食
の心配がない）からである。尤も、第３の金属配線８ｃ
の先に何等かのデバイスがつながっていると、当該デバ
イスへの腐食の影響が否定できないため、第２のポリシ
リコン１０ｂは残しておいた方が望ましい。
た水分によって第２の金属配線８ｂ（ヒューズ要素）に
腐食が生じた場合でも、バッファ３の出力信号のレベル
を正しくＬレベルに保つことができ、耐環境性に優れた
半導体集積回路を提供することができる。なお、図１の
実施例では、ヒューズ要素としての第２の金属配線８ｂ
の両端にポリシリコンを接続しているが、これに限るも
のではない。グランド側の第２のポリシリコン１０ｂを
省くことができる。すなわち、第２の金属配線８ｂと第
３の金属配線８ｃとを直結してもよい。これは、第３の
金属配線８ｃを必要とするときは、ヒューズ要素の非溶
断時であり、このときは、穴９ａが穿設されない（腐食
の心配がない）からである。尤も、第３の金属配線８ｃ
の先に何等かのデバイスがつながっていると、当該デバ
イスへの腐食の影響が否定できないため、第２のポリシ
リコン１０ｂは残しておいた方が望ましい。
【００２０】また、図１の実施例では、非金属で且つ導
電性を有する材料からなる連結手段として「ポリシリコ
ン」を使用しているが、例えば、図３に示すように、半
導体基板４に形成した第１及び第２の拡散層１２、１３
を使用してもよい。すなわち、第１及び第２の拡散層１
２、１３は、ｐ型又はｎ型の不純物半導体を半導体基板
４にドーピングして形成するものであり、かかる不純物
半導体は、非金属で且つ導電性を有する材料であるか
ら、図１の実施例と同様な作用効果を得ることができ
る。
電性を有する材料からなる連結手段として「ポリシリコ
ン」を使用しているが、例えば、図３に示すように、半
導体基板４に形成した第１及び第２の拡散層１２、１３
を使用してもよい。すなわち、第１及び第２の拡散層１
２、１３は、ｐ型又はｎ型の不純物半導体を半導体基板
４にドーピングして形成するものであり、かかる不純物
半導体は、非金属で且つ導電性を有する材料であるか
ら、図１の実施例と同様な作用効果を得ることができ
る。
【００２１】
【発明の効果】本発明によれば、ヒューズ要素としての
金属配線の少なくとも他端とノードとの間に、非金属で
且つ導電性を有する材料からなる連結手段を介在させた
ので、この連結手段によって金属配線の腐食進行を阻止
でき、バッファ入力のフローティング状態を回避してヒ
ューズ回路の信頼性向上を図ることができる。
金属配線の少なくとも他端とノードとの間に、非金属で
且つ導電性を有する材料からなる連結手段を介在させた
ので、この連結手段によって金属配線の腐食進行を阻止
でき、バッファ入力のフローティング状態を回避してヒ
ューズ回路の信頼性向上を図ることができる。
【図１】一実施例の断面構造図である。
【図２】一実施例の平面構造図である。
【図３】一実施例の他の断面構造図である。
【図４】ヒューズ回路の回路図である。
【図５】従来例の断面構造図である。
１：ＭＯＳトランジスタ（プルアップトランジスタ） ３：バッファ ４：半導体基板 ８ｂ：第２の金属配線（金属配線） １０ａ：第１のポリシリコン（連結手段） Ｎ：ノード ＶCC：電源 １２：第１の拡散層（連結手段）
Claims (3)
- 【請求項１】半導体基板（４）上に形成された金属配線
（８ｂ）をヒューズ要素として用い、該ヒューズ要素の
一端をグランドに接続し、また、該ヒューズ要素の他端
を所定のノード（Ｎ）に接続し、さらに、該所定のノー
ド（Ｎ）を、バッファ（３）の入力に接続すると共にプ
ルアップトランジスタ（１）を介して電源（ＶCC）に接
続して構成するヒューズ回路を有する半導体集積回路に
おいて、 前記ヒューズ要素の少なくとも他端と前記ノード（Ｎ）
との間に、非金属で且つ導電性を有する材料からなる連
結手段（１０ａ）を介在させたことを特徴とする半導体
集積回路。 - 【請求項２】前記連結手段は、ポリシリコンで形成され
ていることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】前記連結手段は、半導体基板内の拡散層で
形成されていることを特徴とする請求項１記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22291893A JP3568562B2 (ja) | 1993-09-08 | 1993-09-08 | ヒューズ回路及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22291893A JP3568562B2 (ja) | 1993-09-08 | 1993-09-08 | ヒューズ回路及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778872A true JPH0778872A (ja) | 1995-03-20 |
| JP3568562B2 JP3568562B2 (ja) | 2004-09-22 |
Family
ID=16789907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22291893A Expired - Lifetime JP3568562B2 (ja) | 1993-09-08 | 1993-09-08 | ヒューズ回路及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3568562B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040615A (en) * | 1997-11-20 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with moisture resistant fuse portion |
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