JPH0648723B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0648723B2 JPH0648723B2 JP59085618A JP8561884A JPH0648723B2 JP H0648723 B2 JPH0648723 B2 JP H0648723B2 JP 59085618 A JP59085618 A JP 59085618A JP 8561884 A JP8561884 A JP 8561884A JP H0648723 B2 JPH0648723 B2 JP H0648723B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- wiring
- type
- polycrystalline silicon
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体記憶装置に関し、特に一対のCMOS
インバータを有する6トランジスタ型の半導体記憶装置
に係わる。
インバータを有する6トランジスタ型の半導体記憶装置
に係わる。
一対のCMOSインバータを有する6トランジスタ型の
半導体記憶装置(スタティックメモリ)は、第1図に示
す回路構成になっている。即ち、図中のQp1、Qn1
は一方のCMOSインバータを形成するpチャンネルM
OSトランジスタ、nチャンネルMOSトランジスタで
ある。図中のQp2、Qn2は、他方のCMOSインバ
ータを形成するpチャンネルMOSトランジスタ、nチ
ャンネルMOSトランジスタである。一方のCMOSイ
ンバータのゲートは他方のCMOSインバータの各トラ
ンジスタの共通のドレイン部分D2に、他方のCMOS
インバータのゲートは一方のCMOSインバータの共通
のドレイン部分D1に互いに交差接続してフリップフロ
ップ回路を構成している。前記各pチャンネルMOSト
ランジスタQp1、Qp2のソースはVDDに接続され
ており、かつ前記各nチャンネルMOSトランジスタQ
n1、Qn2は夫々VSSに接続されている。前記フリ
ップフロップ回路のトランジスタQp1、Qn1の共通
のドレイン部分D1及びトランジスタQp2、Qn2の
共通のドレイン部分D2は夫々VDD電位、VSS電位
に設定され、情報を保持している。例えば、共通のドレ
イン部分D1がVDD電位の時、トランジスタQp2が
オフ、トランジスタQn2がオンとなって共通のドレイ
ン部分D2はVSS電位となり、そのためトランジスタ
Qp1がオン、トランシドスタQn1がオフとなる。ま
た、Qn3、Qn4は夫々トランスファゲートとして働
くnチャンネルMOSトランジスタであり、一方のMO
SトランジスタQn3は前記フリップフロップ回路のノ
ードに、他方のMOSトランジスタQn4は同フリップ
フロップのノードに接続されている。前記トラジスタQ
n3、Qn4のドレイン側には、夫々ビットラインBL
1、BL2が接続され、かつ各トランジスタQn3、Q
n4のゲートはワードラインWLに接続されている。前
記トランジスタQn3、Qn4はメモリセルが選択さ
れ、書込み、読み出しが行われる際にはオン状態となっ
て、それらトランジスタQn3、Qn4のドレイン側に
接続された前記ビットラインBL1、BL2とフリップ
フロップ回路との間の情報伝達が行われる。
半導体記憶装置(スタティックメモリ)は、第1図に示
す回路構成になっている。即ち、図中のQp1、Qn1
は一方のCMOSインバータを形成するpチャンネルM
OSトランジスタ、nチャンネルMOSトランジスタで
ある。図中のQp2、Qn2は、他方のCMOSインバ
ータを形成するpチャンネルMOSトランジスタ、nチ
ャンネルMOSトランジスタである。一方のCMOSイ
ンバータのゲートは他方のCMOSインバータの各トラ
ンジスタの共通のドレイン部分D2に、他方のCMOS
インバータのゲートは一方のCMOSインバータの共通
のドレイン部分D1に互いに交差接続してフリップフロ
ップ回路を構成している。前記各pチャンネルMOSト
ランジスタQp1、Qp2のソースはVDDに接続され
ており、かつ前記各nチャンネルMOSトランジスタQ
n1、Qn2は夫々VSSに接続されている。前記フリ
ップフロップ回路のトランジスタQp1、Qn1の共通
のドレイン部分D1及びトランジスタQp2、Qn2の
共通のドレイン部分D2は夫々VDD電位、VSS電位
に設定され、情報を保持している。例えば、共通のドレ
イン部分D1がVDD電位の時、トランジスタQp2が
オフ、トランジスタQn2がオンとなって共通のドレイ
ン部分D2はVSS電位となり、そのためトランジスタ
Qp1がオン、トランシドスタQn1がオフとなる。ま
た、Qn3、Qn4は夫々トランスファゲートとして働
くnチャンネルMOSトランジスタであり、一方のMO
SトランジスタQn3は前記フリップフロップ回路のノ
ードに、他方のMOSトランジスタQn4は同フリップ
フロップのノードに接続されている。前記トラジスタQ
n3、Qn4のドレイン側には、夫々ビットラインBL
1、BL2が接続され、かつ各トランジスタQn3、Q
n4のゲートはワードラインWLに接続されている。前
記トランジスタQn3、Qn4はメモリセルが選択さ
れ、書込み、読み出しが行われる際にはオン状態となっ
て、それらトランジスタQn3、Qn4のドレイン側に
接続された前記ビットラインBL1、BL2とフリップ
フロップ回路との間の情報伝達が行われる。
上述したメモリセルに情報を書込む場合、例えば共通ド
レイン部分D1をVSS電位、共通のドレイン部分D2
をVDD電位に設定する場合には、ビットラインBL1
をVSSレベル、ビットラインBL2をVDDレベルに
設定しておき、ワードラインWLによりトランスファゲ
ートとしてのトランジスタQn3、Qn4をオンさせ
る。一方、読み出しの場合には、ビットラインBL1、
BL2を図示しないセンスアップ回路に接続してトラン
スファゲートとしてのトランジスタQn3、Qn4をオ
ンさせる。
レイン部分D1をVSS電位、共通のドレイン部分D2
をVDD電位に設定する場合には、ビットラインBL1
をVSSレベル、ビットラインBL2をVDDレベルに
設定しておき、ワードラインWLによりトランスファゲ
ートとしてのトランジスタQn3、Qn4をオンさせ
る。一方、読み出しの場合には、ビットラインBL1、
BL2を図示しないセンスアップ回路に接続してトラン
スファゲートとしてのトランジスタQn3、Qn4をオ
ンさせる。
前述した6トランジスタ型のスタティックメモリのメモ
リセルは、従来、第2図〜第4図に示す構造のものが知
られている。図中のQp1、Qn1は、一方のCMOS
インバータを形成するpチャンネルMOSトランジス
タ、nチャンネルMOSトランジスタ、図中のQp2、
Qn2は、他方のCMOSインバータを形成するpチャ
ンネルMOSトランジスタ、nチャンネルMOSトラン
ジスタであり、これらCMOSインバータは一方のゲー
トを他方の共通のドレイン部分に互いに交差接続するこ
とによりフリップフロップ回路を構成している。また、
図中のQn3、Qn4は前記各nチャンネルMOSトラ
ンジスタQn1、Qn2のドレイン側に接続されたトラ
ンスファゲートとしてのnチャンネルMOSトランジス
タである。
リセルは、従来、第2図〜第4図に示す構造のものが知
られている。図中のQp1、Qn1は、一方のCMOS
インバータを形成するpチャンネルMOSトランジス
タ、nチャンネルMOSトランジスタ、図中のQp2、
Qn2は、他方のCMOSインバータを形成するpチャ
ンネルMOSトランジスタ、nチャンネルMOSトラン
ジスタであり、これらCMOSインバータは一方のゲー
トを他方の共通のドレイン部分に互いに交差接続するこ
とによりフリップフロップ回路を構成している。また、
図中のQn3、Qn4は前記各nチャンネルMOSトラ
ンジスタQn1、Qn2のドレイン側に接続されたトラ
ンスファゲートとしてのnチャンネルMOSトランジス
タである。
前記pチャンネルMOSトランジスタQp1、Qp2は
第3図及び第4図に示すようにp−ウェル1が選択的に
形成されたn型シリコン基板2のフィールド酸化膜3で
分離された島状の該n型シリコン基板2領域に夫々形成
されている。一方のトランジスタQp1は、前記島状の
基板2領域に互いに電気的に分離して形成されたp+型
のソース41、ドレイン領域51と、これらソース、ド
レイン領域41、51間のチャンネル領域を含む基板2
上にゲート酸化膜6を介して配置され、前記nチャンネ
ルMOSトランジスタQn1のゲートと共通化される例
えばリンがドープされた第1層n型多結晶シリコンから
なるゲート電極71とから構成されている。他方のトラ
ンジスタQp2は、前記島状の基板2領域に互いに電気
的に分離して形成された前記p+型のソース41及びド
レイン領域52と、これらソース、ドレイン領域41、
52間のチャンネル領域を含む基板2上にゲート酸化膜
6を介して配置され、前記nチャンネルMOSトランジ
スタQn2のゲートと共通化される例えばリンがドープ
された第1層n型多結晶シリコンからなるゲート電極7
2とから構成されている。なお、前記p+型ソース領域
41は前記トランジスタQp1とQp2の両者に共通化
され、VDDラインとして機能する。また、前記トラン
ジスタQn1、Qn2は、フィールド酸化膜3で分離さ
れた島状のp−ウェル1領域に夫々形成されている。一
方のトランジスタQn1は、前記島状のp−ウェル1領
域に互いに電気的に分離して形成されたn+型のソース
42、ドレイン領域53と、これらソース、ドレイン領
域42、53間のチャンネル領域を含むウェル1上にゲ
ート酸化膜(図示せず)を介して配置され、前記第1層
n型多結晶シリコンからなるゲート電極71とから構成
されている。他方のトランジスタQn2は、前記島状の
p−ウェル1領域に互いに電気的に分離して形成された
n+型のソース43、ドレイン領域54と、これらソー
ス、ドレイン領域43、54間のチャンネル領域を含む
ウエル1上にゲート酸化膜(図示せず)を介して配置さ
れ、前記第1層n型多結晶シリコンからなるゲート電極
72とから構成されている。更に、前記トランスファゲ
ートとしての一方のトランジスタQn3は、第4図に示
すように島状のウェル1領域に互いに電気的に分離され
た前記ドレイン領域53と共通のn+型のソース領域及
びドレイン領域55と、これらソース、ドレイン領域
(53)、55間のチャンネル領域を含むウエル1領域
にゲート酸化膜6を介して配置され、他方のトランジス
タQn4と共通化される例えばリンがドープされた第1
層n型多結晶シリコンからなるゲート電極73とから構
成されている。前記他方のトランジスタQn4は、島状
のウェル1領域に互いに電気的に分離された前記ドレイ
ン領域54と共通のn+型のソース領域及びドレイン領
域56と、これらソース、ドレイン領域(54)、56
間のチャンネル領域を含むウエル1領域にゲート酸化膜
(図示せず)を介して配置され、前記第1層n型多結晶
シリコンからなるゲート電極73とから構成されてい
る。なお、前記ゲート電極73はワードラインWLとし
て機能する。
第3図及び第4図に示すようにp−ウェル1が選択的に
形成されたn型シリコン基板2のフィールド酸化膜3で
分離された島状の該n型シリコン基板2領域に夫々形成
されている。一方のトランジスタQp1は、前記島状の
基板2領域に互いに電気的に分離して形成されたp+型
のソース41、ドレイン領域51と、これらソース、ド
レイン領域41、51間のチャンネル領域を含む基板2
上にゲート酸化膜6を介して配置され、前記nチャンネ
ルMOSトランジスタQn1のゲートと共通化される例
えばリンがドープされた第1層n型多結晶シリコンから
なるゲート電極71とから構成されている。他方のトラ
ンジスタQp2は、前記島状の基板2領域に互いに電気
的に分離して形成された前記p+型のソース41及びド
レイン領域52と、これらソース、ドレイン領域41、
52間のチャンネル領域を含む基板2上にゲート酸化膜
6を介して配置され、前記nチャンネルMOSトランジ
スタQn2のゲートと共通化される例えばリンがドープ
された第1層n型多結晶シリコンからなるゲート電極7
2とから構成されている。なお、前記p+型ソース領域
41は前記トランジスタQp1とQp2の両者に共通化
され、VDDラインとして機能する。また、前記トラン
ジスタQn1、Qn2は、フィールド酸化膜3で分離さ
れた島状のp−ウェル1領域に夫々形成されている。一
方のトランジスタQn1は、前記島状のp−ウェル1領
域に互いに電気的に分離して形成されたn+型のソース
42、ドレイン領域53と、これらソース、ドレイン領
域42、53間のチャンネル領域を含むウェル1上にゲ
ート酸化膜(図示せず)を介して配置され、前記第1層
n型多結晶シリコンからなるゲート電極71とから構成
されている。他方のトランジスタQn2は、前記島状の
p−ウェル1領域に互いに電気的に分離して形成された
n+型のソース43、ドレイン領域54と、これらソー
ス、ドレイン領域43、54間のチャンネル領域を含む
ウエル1上にゲート酸化膜(図示せず)を介して配置さ
れ、前記第1層n型多結晶シリコンからなるゲート電極
72とから構成されている。更に、前記トランスファゲ
ートとしての一方のトランジスタQn3は、第4図に示
すように島状のウェル1領域に互いに電気的に分離され
た前記ドレイン領域53と共通のn+型のソース領域及
びドレイン領域55と、これらソース、ドレイン領域
(53)、55間のチャンネル領域を含むウエル1領域
にゲート酸化膜6を介して配置され、他方のトランジス
タQn4と共通化される例えばリンがドープされた第1
層n型多結晶シリコンからなるゲート電極73とから構
成されている。前記他方のトランジスタQn4は、島状
のウェル1領域に互いに電気的に分離された前記ドレイ
ン領域54と共通のn+型のソース領域及びドレイン領
域56と、これらソース、ドレイン領域(54)、56
間のチャンネル領域を含むウエル1領域にゲート酸化膜
(図示せず)を介して配置され、前記第1層n型多結晶
シリコンからなるゲート電極73とから構成されてい
る。なお、前記ゲート電極73はワードラインWLとし
て機能する。
また、前記ゲート電極71〜73を含む基板2上には、
第1層の層間絶縁膜としての第1のCVD−SiO2膜
81が被覆されており、かつ該CVD−SiO2膜81
上には前記第1層n型多結晶シリコンと同導電型の不純
物(リン)がドープされた第2層n型多結晶シリコンか
らなるVSS電源用配線91、92が配設されている。
これらVSS電源用配線91、92は前記第1のCVD
−SiO2膜81に開口されたコンタクトホール1
01、102を介して前記トランジスタQn1、Qn2
のソース領域42、43に接続されている。なお、V
SS電源用配線91、92は夫々隣接するメモリセルの
配線を兼ねているため、各メモリセルに一つ配置される
ことになる。そして、前記VSS電源用配線91、92
を含む第1のCVD−SiO2膜81上には、第2層の
層間絶縁膜としての第2のCVD−SiO2膜82が被
覆されており、かつ該第2のCVD−SiO2膜82上
には一対の交差用Al配線111、112が夫々前記島
状の基板2領域及び島状のウェル1領域を横切るように
配設されている。一方の交差用Al配線111は、第3
図及び第4図に示すように第1、第2のCVD−SiO
2膜81、82に亙って開口されたコンタクトホール1
03、104、105を介して前記トランジスタQp1
のドレイン領域51、前記ゲート電極72のフィールド
酸化膜3上に延出した延出部7a及び前記トランジスタ
Qn1のドレイン領域53に夫々接続されている。他方
の交差用Al配線112は第1、第2のCVD−SiO
2膜81、82に亙って開口されたコンタクトホール1
06、107、108を介して前記トランジスタQp2
のドレイン領域52、前記ゲート電極71のフィールド
酸化膜3上に延出した延出部7b及び前記トランジスタ
Qn2のドレイン領域54に夫々接続されている。こう
した交差用Al配線111、112を設けることによっ
て、前記他方のCMOSインバータを構成するトランジ
スタQp2、Qn2のゲート電極72は、一方のCMO
Sインバータを構成するトランジスタQp1、Qn1の
ドレイン領域51、53に該交差用Al配線111及び
コンタクトホール103〜105を通して交差接続さ
れ、かつ一方のCMOSインバータを構成するトランジ
スタQp1、Qn1のゲート電極71は、他方のCMO
Sインバータを構成するトランジスタQp2、Qn2の
ドレイン領域52、54に該交差用Al配線112及び
コンタクトホール106〜108を通して交差接続さ
れ、これにより前記各CMOSインバータが互いに交差
接続されたフリップフロップ回路が実現される。また、
前記第2のCVD−SiO2膜82上には、ビットライ
ンとしてのAl配線121、122(BL1、BL2)
が配設されており、これらAl配線121、121は前
記第1、第2のCVD−SiO2膜81、82に亙って
開口されたコンタクトホール109、1010を介して前
記トランスファゲートとしてのトランジスタQn3、Q
n4のドレイン領域55、56に夫々接続されている。
なお、図中の13は前記交差用A配線111、112、
及びA 配線121、122を含む第2のCVD−Si
O2膜82上に被覆された保護膜である。
第1層の層間絶縁膜としての第1のCVD−SiO2膜
81が被覆されており、かつ該CVD−SiO2膜81
上には前記第1層n型多結晶シリコンと同導電型の不純
物(リン)がドープされた第2層n型多結晶シリコンか
らなるVSS電源用配線91、92が配設されている。
これらVSS電源用配線91、92は前記第1のCVD
−SiO2膜81に開口されたコンタクトホール1
01、102を介して前記トランジスタQn1、Qn2
のソース領域42、43に接続されている。なお、V
SS電源用配線91、92は夫々隣接するメモリセルの
配線を兼ねているため、各メモリセルに一つ配置される
ことになる。そして、前記VSS電源用配線91、92
を含む第1のCVD−SiO2膜81上には、第2層の
層間絶縁膜としての第2のCVD−SiO2膜82が被
覆されており、かつ該第2のCVD−SiO2膜82上
には一対の交差用Al配線111、112が夫々前記島
状の基板2領域及び島状のウェル1領域を横切るように
配設されている。一方の交差用Al配線111は、第3
図及び第4図に示すように第1、第2のCVD−SiO
2膜81、82に亙って開口されたコンタクトホール1
03、104、105を介して前記トランジスタQp1
のドレイン領域51、前記ゲート電極72のフィールド
酸化膜3上に延出した延出部7a及び前記トランジスタ
Qn1のドレイン領域53に夫々接続されている。他方
の交差用Al配線112は第1、第2のCVD−SiO
2膜81、82に亙って開口されたコンタクトホール1
06、107、108を介して前記トランジスタQp2
のドレイン領域52、前記ゲート電極71のフィールド
酸化膜3上に延出した延出部7b及び前記トランジスタ
Qn2のドレイン領域54に夫々接続されている。こう
した交差用Al配線111、112を設けることによっ
て、前記他方のCMOSインバータを構成するトランジ
スタQp2、Qn2のゲート電極72は、一方のCMO
Sインバータを構成するトランジスタQp1、Qn1の
ドレイン領域51、53に該交差用Al配線111及び
コンタクトホール103〜105を通して交差接続さ
れ、かつ一方のCMOSインバータを構成するトランジ
スタQp1、Qn1のゲート電極71は、他方のCMO
Sインバータを構成するトランジスタQp2、Qn2の
ドレイン領域52、54に該交差用Al配線112及び
コンタクトホール106〜108を通して交差接続さ
れ、これにより前記各CMOSインバータが互いに交差
接続されたフリップフロップ回路が実現される。また、
前記第2のCVD−SiO2膜82上には、ビットライ
ンとしてのAl配線121、122(BL1、BL2)
が配設されており、これらAl配線121、121は前
記第1、第2のCVD−SiO2膜81、82に亙って
開口されたコンタクトホール109、1010を介して前
記トランスファゲートとしてのトランジスタQn3、Q
n4のドレイン領域55、56に夫々接続されている。
なお、図中の13は前記交差用A配線111、112、
及びA 配線121、122を含む第2のCVD−Si
O2膜82上に被覆された保護膜である。
ところで、CMOSは周知のようにラッチアップ現象を
伴う。これを第5図に示すCMOS構造のラッチアップ
現象、つまりサイリスタ効果を示す模式図及び第6図に
示すその等価回路図を参照して説明する。
伴う。これを第5図に示すCMOS構造のラッチアップ
現象、つまりサイリスタ効果を示す模式図及び第6図に
示すその等価回路図を参照して説明する。
第5図中の21は、n型シリコン基板であり、この基板
21表面にはp−ウェル22が選択的に設けられてい
る。この基板21のウェル22を含む表面には素子領域
を分離するためのフィールド酸化膜23が形成されてい
る。前記フィールド酸化膜23で分離された前記基板2
1領域には、互いに電気的に分離されたp+型のソー
ス、ドレイン領域241、251が設けられている。こ
のソース領域241に隣接した基板21領域には該基板
21をバイアスするためのn+型拡散領域261が形成
されている。前記ソース、ドレイン領域241、251
間のチャンネル領域を含む基板21上にはゲート酸化膜
27を介して多結晶シリコンからなるゲート電極281
が設けられている。また、前記フィールド酸化膜23で
分離された島状のp−ウェル22領域には互いに電気的
に分離されたp+型のソース、ドレイン領域242、2
52が設けられている。このソース領域242に隣接し
たウェル22の領域には該ウェル22をバイアスするた
めのp+型拡散領域262が設けられている。前記ソー
ス、ドレイン領域242、252間のチャンネル領域を
含むウェル22上にはゲート酸化膜27を介して多結晶
シリコンからなるゲート電極282が設けられている。
また、前記ゲート電極281、282を含む基板21全
面には層間絶縁膜29が被覆されている。この層間絶縁
膜29上には、前記p+型ソース領域241とn+型拡
散領域261の両者にコンタクトホールを介して接続さ
れたソースAl配線30、前記ドレイン領域251とコ
ンタクトホールを介して接続されたドレインAl配線3
1及び前記ゲート電極281とコンタクトホールを介し
て接続されたゲートAl配線32が夫々設けられてい
る。また、前記層間絶縁膜29上には、前記n+型のソ
ース領域242とp+型拡散領域262との両者にコン
タクトホールを介して接続されたソースAl配線33、
前記ドレイン領域252にコンタクトホールを介して接
続されたドレインAl配線34及び前記ゲート電極28
2にコンタクトホールを介して接続されたゲートAl配
線35が夫々設けられている。なお、前記ゲートAl配
線32、35はVin側となり、前記ドレインAl配線3
1、34はVout となり、前記pチャンネルMOSトラ
ンジスタのソースAl配線30はVDDに、前記nチャ
ンネルMOSトランジスタのソースAl配線33はV
SSに夫々接続されている。こうしたCMOS構造にお
いてはnチャンネルMOSトランジスタのn+型ソース
領域241とp−ウェル22とn型シリコン基板21を
夫々エミッタ、ベース、コレクタとする寄生npnトラ
ンジスタQn、並びにpチャンネルMOSトランジスタ
のp+型ソース領域242とn型シリコン基板21とp
−ウェル22を夫々エミッタ、ベース、コレクタとする
寄生pnpトランジスタQpが形成され、CMOSの動
作時に以下に示すようにラッチアップ現象を生じる。
21表面にはp−ウェル22が選択的に設けられてい
る。この基板21のウェル22を含む表面には素子領域
を分離するためのフィールド酸化膜23が形成されてい
る。前記フィールド酸化膜23で分離された前記基板2
1領域には、互いに電気的に分離されたp+型のソー
ス、ドレイン領域241、251が設けられている。こ
のソース領域241に隣接した基板21領域には該基板
21をバイアスするためのn+型拡散領域261が形成
されている。前記ソース、ドレイン領域241、251
間のチャンネル領域を含む基板21上にはゲート酸化膜
27を介して多結晶シリコンからなるゲート電極281
が設けられている。また、前記フィールド酸化膜23で
分離された島状のp−ウェル22領域には互いに電気的
に分離されたp+型のソース、ドレイン領域242、2
52が設けられている。このソース領域242に隣接し
たウェル22の領域には該ウェル22をバイアスするた
めのp+型拡散領域262が設けられている。前記ソー
ス、ドレイン領域242、252間のチャンネル領域を
含むウェル22上にはゲート酸化膜27を介して多結晶
シリコンからなるゲート電極282が設けられている。
また、前記ゲート電極281、282を含む基板21全
面には層間絶縁膜29が被覆されている。この層間絶縁
膜29上には、前記p+型ソース領域241とn+型拡
散領域261の両者にコンタクトホールを介して接続さ
れたソースAl配線30、前記ドレイン領域251とコ
ンタクトホールを介して接続されたドレインAl配線3
1及び前記ゲート電極281とコンタクトホールを介し
て接続されたゲートAl配線32が夫々設けられてい
る。また、前記層間絶縁膜29上には、前記n+型のソ
ース領域242とp+型拡散領域262との両者にコン
タクトホールを介して接続されたソースAl配線33、
前記ドレイン領域252にコンタクトホールを介して接
続されたドレインAl配線34及び前記ゲート電極28
2にコンタクトホールを介して接続されたゲートAl配
線35が夫々設けられている。なお、前記ゲートAl配
線32、35はVin側となり、前記ドレインAl配線3
1、34はVout となり、前記pチャンネルMOSトラ
ンジスタのソースAl配線30はVDDに、前記nチャ
ンネルMOSトランジスタのソースAl配線33はV
SSに夫々接続されている。こうしたCMOS構造にお
いてはnチャンネルMOSトランジスタのn+型ソース
領域241とp−ウェル22とn型シリコン基板21を
夫々エミッタ、ベース、コレクタとする寄生npnトラ
ンジスタQn、並びにpチャンネルMOSトランジスタ
のp+型ソース領域242とn型シリコン基板21とp
−ウェル22を夫々エミッタ、ベース、コレクタとする
寄生pnpトランジスタQpが形成され、CMOSの動
作時に以下に示すようにラッチアップ現象を生じる。
CMOSインバータの高集積化により各MOSトランジ
スタのソース、ドレイン領域 241、242、2
51、252が微細化されると、例えばnチャンネルM
OSトランジスタをオンさせた場合、該ドレイン領域2
52近傍にインパクトアイオニゼーションによってホー
ルが発生してp−ウェル22の電位を上昇させる。p−
ウェル22の電位が上昇すると、ウェル22をベースと
する前記寄生npnトランジスタQnがバイポーラアク
ションを起こし、該トランジスタQnのコレクタ電流I
RSがn型の基板21中を流れる。このコレクタ電流I
RSはVDD側にあるn型シリコン基板21の抵抗Rs
を流れることになるため、前述した寄生pnpトランジ
スタQpのベース電位を下げることになって該トランジ
スタQpをバイポーラアクションさせる。その結果、同
トランジスタQpのコレクタ電流IRWが流れるように
なる。そして、このコレクタ電流IRWはp−ウェル2
2の中を流れ、その抵抗Rwにより前述した寄生npb
トランジスタQnのベース電位を上昇させることにな
り、前記インパクトアイオニゼーションが起きなくなっ
た後でも、前記ベース電位の上昇により該トランジスタ
Qnをバイポーラアクションさせる。このトランジスタ
Qnのバイポーラアクションにより、そのコレクタ電流
IRSは更に前記寄生npnトランジスタQpのベース
電位を下げ、該トランジスタQpのコレクタ電流IRW
を流れ易くし、これによって寄生npnトランジスタQ
nのベース電位を更に上昇させ、該トランジスタQnの
コレクタ電流を更に大きくするという正帰還によりV
DDからVSSへ大きな電流が流れることになる。かか
るラッチアップ電流により、CMOSは動作しなくなる
ばかりか、CMOSを有する集積回路(スタティックメ
モリ)は大電流により熱的に破壊されてしまう。このよ
うな、ラッチアップ耐量を向上させる有効な手段として
は、第5図及び第6図に示すRs(n型シリコン基板2
1の抵抗)やRw(p−ウェル22の抵抗)を小さくす
ることである。具体的には、p−ウェルに形成される該
ウェルをバイアスするためのp+型拡散領域を各CMO
Sインバータ毎に設け、かつ各拡散領域をバイアスする
ための配線を接続することによって、該ウェルの抵抗を
下げるようにすればよい。
スタのソース、ドレイン領域 241、242、2
51、252が微細化されると、例えばnチャンネルM
OSトランジスタをオンさせた場合、該ドレイン領域2
52近傍にインパクトアイオニゼーションによってホー
ルが発生してp−ウェル22の電位を上昇させる。p−
ウェル22の電位が上昇すると、ウェル22をベースと
する前記寄生npnトランジスタQnがバイポーラアク
ションを起こし、該トランジスタQnのコレクタ電流I
RSがn型の基板21中を流れる。このコレクタ電流I
RSはVDD側にあるn型シリコン基板21の抵抗Rs
を流れることになるため、前述した寄生pnpトランジ
スタQpのベース電位を下げることになって該トランジ
スタQpをバイポーラアクションさせる。その結果、同
トランジスタQpのコレクタ電流IRWが流れるように
なる。そして、このコレクタ電流IRWはp−ウェル2
2の中を流れ、その抵抗Rwにより前述した寄生npb
トランジスタQnのベース電位を上昇させることにな
り、前記インパクトアイオニゼーションが起きなくなっ
た後でも、前記ベース電位の上昇により該トランジスタ
Qnをバイポーラアクションさせる。このトランジスタ
Qnのバイポーラアクションにより、そのコレクタ電流
IRSは更に前記寄生npnトランジスタQpのベース
電位を下げ、該トランジスタQpのコレクタ電流IRW
を流れ易くし、これによって寄生npnトランジスタQ
nのベース電位を更に上昇させ、該トランジスタQnの
コレクタ電流を更に大きくするという正帰還によりV
DDからVSSへ大きな電流が流れることになる。かか
るラッチアップ電流により、CMOSは動作しなくなる
ばかりか、CMOSを有する集積回路(スタティックメ
モリ)は大電流により熱的に破壊されてしまう。このよ
うな、ラッチアップ耐量を向上させる有効な手段として
は、第5図及び第6図に示すRs(n型シリコン基板2
1の抵抗)やRw(p−ウェル22の抵抗)を小さくす
ることである。具体的には、p−ウェルに形成される該
ウェルをバイアスするためのp+型拡散領域を各CMO
Sインバータ毎に設け、かつ各拡散領域をバイアスする
ための配線を接続することによって、該ウェルの抵抗を
下げるようにすればよい。
しかして、前述した第2図〜第4図図示のスタティック
メモリのメモリセルは、一対のCMOSインバータを互
いに交差接続してフリップフロップ回路を構成する目的
で、第2のCVD−SiO2膜82上に一対の交差用A
l配線111、112を設けているので、該第2のCV
D−SiO2膜82上のメモリセルのピッチ幅を決定す
るAl配線密度が低下する。このため、第1のCVD−
SiO2膜81上にVSS電源用配線91、92を第2
層n型多結晶シリコンにより形成して、第2のCVD−
SiO2膜82上でのAl配線の密度低下を補ってい
る。かかる、n型多結晶シリコンからなるVSS電源用
配線111、112は該多結晶シリコン中のn型不純物
と同導電型の拡散領域、つまり第2図〜第4図に示す如
くnチャンネルMOSトランジスタQn1や同チャンネ
ルのトランジスタQn2のn+型ソース領域42、43
に対してはオーミックコンタクトすることができる。し
かしながら、該VSS電源用配線111、112を例え
ばp−ウェル1に形成した該ウェル1をバイアスするた
めのp+型拡散領域に前記ソース領域と共に共通に接続
して、そのウェル1の抵抗を下げ、ラッチアップ耐量を
向上しようとすると、該n型多結晶シリコンからなるV
SS電源用配線と該p+型拡散領域とのコンタクト部に
pn接合が形成されて良好なオーミックコンタクトを取
ることが困難となる。その結果、第2図〜第4図図示の
スタティックメモリでは、前記ウェルバイアス用のAl
配線を形成するためのエリアをメモリセル領域とは別の
領域に例えば8セル毎に設けている。従って、従来のス
タテイックメモリでは各メモリセル毎に4本(交差接続
用が2本、ビットラインが2本)のAl配線が第2のC
VD−SiO2膜上に横切っているので、メモリセルの
ピッチ幅が増大し、かつ前記ウェルバイアス用のAl配
線を形成するためのエリアをメモリセル領域とは別の領
域に設けるので、メモリ自体の面積が増大してトータル
的なメモリの集積度が低下する。更に、8メモリセル毎
にしかウェルバイアス用のAl配線を形成できないの
で、ラッチアップ耐量を充分に向上できない。
メモリのメモリセルは、一対のCMOSインバータを互
いに交差接続してフリップフロップ回路を構成する目的
で、第2のCVD−SiO2膜82上に一対の交差用A
l配線111、112を設けているので、該第2のCV
D−SiO2膜82上のメモリセルのピッチ幅を決定す
るAl配線密度が低下する。このため、第1のCVD−
SiO2膜81上にVSS電源用配線91、92を第2
層n型多結晶シリコンにより形成して、第2のCVD−
SiO2膜82上でのAl配線の密度低下を補ってい
る。かかる、n型多結晶シリコンからなるVSS電源用
配線111、112は該多結晶シリコン中のn型不純物
と同導電型の拡散領域、つまり第2図〜第4図に示す如
くnチャンネルMOSトランジスタQn1や同チャンネ
ルのトランジスタQn2のn+型ソース領域42、43
に対してはオーミックコンタクトすることができる。し
かしながら、該VSS電源用配線111、112を例え
ばp−ウェル1に形成した該ウェル1をバイアスするた
めのp+型拡散領域に前記ソース領域と共に共通に接続
して、そのウェル1の抵抗を下げ、ラッチアップ耐量を
向上しようとすると、該n型多結晶シリコンからなるV
SS電源用配線と該p+型拡散領域とのコンタクト部に
pn接合が形成されて良好なオーミックコンタクトを取
ることが困難となる。その結果、第2図〜第4図図示の
スタティックメモリでは、前記ウェルバイアス用のAl
配線を形成するためのエリアをメモリセル領域とは別の
領域に例えば8セル毎に設けている。従って、従来のス
タテイックメモリでは各メモリセル毎に4本(交差接続
用が2本、ビットラインが2本)のAl配線が第2のC
VD−SiO2膜上に横切っているので、メモリセルの
ピッチ幅が増大し、かつ前記ウェルバイアス用のAl配
線を形成するためのエリアをメモリセル領域とは別の領
域に設けるので、メモリ自体の面積が増大してトータル
的なメモリの集積度が低下する。更に、8メモリセル毎
にしかウェルバイアス用のAl配線を形成できないの
で、ラッチアップ耐量を充分に向上できない。
このようなことから、第7図〜第9図に示すように第2
層多結晶シリコンで一対のCMOSインバータを互いに
交差接続するスタティックメモリのメモリセルが試みら
れている。即ち、このメモリセルは第1のCVD−Si
O2膜81上に第2層多結晶シリコンからなる一対の交
差用配線141、142が夫々前記島状の基板2領域及
び島状のウェル1領域を横切るように配設されている。
一方の交差用配線141は、第8図及び第9図に示すよ
うに第1のCVD−SiO2膜81に開口されたコンタ
クトホール151を介して前記トランジスタQp1のp
+型ドレイン領域51に接続されたp型多結晶シリコン
の配線部16aと、同CVD−SiO2膜81に開口さ
れたコンタクトホール152、153を介して前記第1
層n型多結晶シリコンからなるゲート電極72のフィー
ルド酸化膜3上に延出した延出部7a及び前記トランジ
スタQn1のn+型ドレイン領域53に夫々接続された
n型多結晶シリコンの配線部17aとから構成されてい
る。他方の交差用配線142は第1のCVD−SiO2
膜81に開口されたコンタクトホール154を介して前
記トランジスタQp2のp+型ドレイン領域52に接続
されたp型多結晶シリコンの配線部16bと、同CVD
−SiO2膜81に開口されたコンタクトホール1
55、156を介して前記第1層n型多結晶シリコンか
らなるゲート電極71のフィールド酸化膜3上に延出し
た延出部7b及び前記トランジスタQn2のn+型ドレ
イン領域54に夫々接続されたn型多結晶シリコンの配
線部17bとから構成されている。更に、前記交差用配
線141、142を含む第1のCVD−SiO2膜81
上には、第2のCVD−SiO2膜82が被覆されてい
る。この第2のCVD−SiO2膜82上には前記交差
用配線141を構成するp型、n型の多結晶シリコンの
配線部16a、17a間並びに前記交差用配線142を
構成するp型、n型の多結晶シリコンの配線部16b、
17b間に夫々形成されるpn接合が電気的に与える悪
影響を除去するための一対のAl層181、182が設
けられている。つまり、一方のAl層181は前記p
型、n型の多結晶シリコンの配線部16a、17a間の
pn接合部分を含む前記第2のCVD−SiO2膜82
に開口された細長状のコンタクトホール191を介して
前記交差用配線141に接続されている。他方のAl層
182は前記p型、n型の多結晶シリコンの配線部16
b、17b間のpn接合部分を含む前記第2のCVD−
SiO2膜82に開口された細長状のコンタクトホール
192を介して前記交差用配線142に接続されてい
る。
層多結晶シリコンで一対のCMOSインバータを互いに
交差接続するスタティックメモリのメモリセルが試みら
れている。即ち、このメモリセルは第1のCVD−Si
O2膜81上に第2層多結晶シリコンからなる一対の交
差用配線141、142が夫々前記島状の基板2領域及
び島状のウェル1領域を横切るように配設されている。
一方の交差用配線141は、第8図及び第9図に示すよ
うに第1のCVD−SiO2膜81に開口されたコンタ
クトホール151を介して前記トランジスタQp1のp
+型ドレイン領域51に接続されたp型多結晶シリコン
の配線部16aと、同CVD−SiO2膜81に開口さ
れたコンタクトホール152、153を介して前記第1
層n型多結晶シリコンからなるゲート電極72のフィー
ルド酸化膜3上に延出した延出部7a及び前記トランジ
スタQn1のn+型ドレイン領域53に夫々接続された
n型多結晶シリコンの配線部17aとから構成されてい
る。他方の交差用配線142は第1のCVD−SiO2
膜81に開口されたコンタクトホール154を介して前
記トランジスタQp2のp+型ドレイン領域52に接続
されたp型多結晶シリコンの配線部16bと、同CVD
−SiO2膜81に開口されたコンタクトホール1
55、156を介して前記第1層n型多結晶シリコンか
らなるゲート電極71のフィールド酸化膜3上に延出し
た延出部7b及び前記トランジスタQn2のn+型ドレ
イン領域54に夫々接続されたn型多結晶シリコンの配
線部17bとから構成されている。更に、前記交差用配
線141、142を含む第1のCVD−SiO2膜81
上には、第2のCVD−SiO2膜82が被覆されてい
る。この第2のCVD−SiO2膜82上には前記交差
用配線141を構成するp型、n型の多結晶シリコンの
配線部16a、17a間並びに前記交差用配線142を
構成するp型、n型の多結晶シリコンの配線部16b、
17b間に夫々形成されるpn接合が電気的に与える悪
影響を除去するための一対のAl層181、182が設
けられている。つまり、一方のAl層181は前記p
型、n型の多結晶シリコンの配線部16a、17a間の
pn接合部分を含む前記第2のCVD−SiO2膜82
に開口された細長状のコンタクトホール191を介して
前記交差用配線141に接続されている。他方のAl層
182は前記p型、n型の多結晶シリコンの配線部16
b、17b間のpn接合部分を含む前記第2のCVD−
SiO2膜82に開口された細長状のコンタクトホール
192を介して前記交差用配線142に接続されてい
る。
しかしながら、第7図〜第9図に示す構造のスタティッ
クメモリでは、セル内のAl配線等の密度が前述した第
2図〜第4図のスタティックメモリに比べて下がってい
るが、ビットラインとしてのAl配線121、122の
2本、第2層多結晶シリコンからなる交差用配線1
41、142のオーミック接続用のAl層181、18
2の2本の計4本が必要であることは変わりなく、これ
によりAlで決定されるメモリセルのピッチ幅を縮小す
ることはできない。従って、かかる構造のスタテイック
メモリにあっても従来のスタティックメモリのセルサイ
ズより縮小することができず、しかもVSS電源用配線
として第2層n型多結晶シリコンを用いているため、ウ
ェルバイアス用のAl配線を形成するためのセル領域と
は別のエリアを設けることによるメモリ自体の集積度の
低下やラッチアップ耐量の充分な向上も改善されない。
クメモリでは、セル内のAl配線等の密度が前述した第
2図〜第4図のスタティックメモリに比べて下がってい
るが、ビットラインとしてのAl配線121、122の
2本、第2層多結晶シリコンからなる交差用配線1
41、142のオーミック接続用のAl層181、18
2の2本の計4本が必要であることは変わりなく、これ
によりAlで決定されるメモリセルのピッチ幅を縮小す
ることはできない。従って、かかる構造のスタテイック
メモリにあっても従来のスタティックメモリのセルサイ
ズより縮小することができず、しかもVSS電源用配線
として第2層n型多結晶シリコンを用いているため、ウ
ェルバイアス用のAl配線を形成するためのセル領域と
は別のエリアを設けることによるメモリ自体の集積度の
低下やラッチアップ耐量の充分な向上も改善されない。
本発明は、メモリセルのピッチ幅及びメモリ自体を微細
化できると共に、ラッチアップ耐量を著しく向上した半
導体記憶装置を提供しようとするものである。
化できると共に、ラッチアップ耐量を著しく向上した半
導体記憶装置を提供しようとするものである。
本発明は、一対のCMOSインバータを有し、一方のC
MOSインバータのゲート電極を他方のCMOSインバ
ータの各トランジスタのドレイン領域に配線を介して互
いに交差接続して形成されたフリップフロップ回路と、
このフリップフロップ回路の各ノードに接続された一対
の転送用MOSトランジスタと、から構成されるメモリ
セルを半導体基板上にマトリックス状に集積してなる半
導体記憶装置において、前記ゲート電極を導電性を与え
る不純物を含む第1層多結晶シリコンにより形成し、か
つ前記配線を該ゲート電極を覆う第1層の層間絶縁膜上
に設けられた導電性を与える不純物を含む第2層多結晶
シリコンで形成すると共に、この配線と該配線中の不純
物と反対導電型のドレイン領域とを接続する前記層間絶
縁膜に開口されたコンタクトホールに、少なくとも金属
を介在させたことを特徴とするものである。かかる構造
の半導体記憶装置では、第2層多結晶シリコンからなる
配線を覆う第2層の層間絶縁膜上に一方の電源となる金
属配線を設け、かつ該金属配線を、一方のCMOSイン
バータのソース領域と、このソース領域が形成される基
板領域をバイアスするための該ソース領域と反対導電型
の拡散領域との両者にコンタクトホールを介して接続す
ることが可能となり、既述の如くメモリセルのピッチ幅
の縮小化、メモリ自体の高集積化を達成できると共に、
ラッチアップ耐量を著しく向上することができる。
MOSインバータのゲート電極を他方のCMOSインバ
ータの各トランジスタのドレイン領域に配線を介して互
いに交差接続して形成されたフリップフロップ回路と、
このフリップフロップ回路の各ノードに接続された一対
の転送用MOSトランジスタと、から構成されるメモリ
セルを半導体基板上にマトリックス状に集積してなる半
導体記憶装置において、前記ゲート電極を導電性を与え
る不純物を含む第1層多結晶シリコンにより形成し、か
つ前記配線を該ゲート電極を覆う第1層の層間絶縁膜上
に設けられた導電性を与える不純物を含む第2層多結晶
シリコンで形成すると共に、この配線と該配線中の不純
物と反対導電型のドレイン領域とを接続する前記層間絶
縁膜に開口されたコンタクトホールに、少なくとも金属
を介在させたことを特徴とするものである。かかる構造
の半導体記憶装置では、第2層多結晶シリコンからなる
配線を覆う第2層の層間絶縁膜上に一方の電源となる金
属配線を設け、かつ該金属配線を、一方のCMOSイン
バータのソース領域と、このソース領域が形成される基
板領域をバイアスするための該ソース領域と反対導電型
の拡散領域との両者にコンタクトホールを介して接続す
ることが可能となり、既述の如くメモリセルのピッチ幅
の縮小化、メモリ自体の高集積化を達成できると共に、
ラッチアップ耐量を著しく向上することができる。
以下、本発明をCMOSスタティックメモリに適用した
例について第10図〜第12図を参照して詳細に説明す
る。
例について第10図〜第12図を参照して詳細に説明す
る。
図中のQp1、Qn1は、一方のCMOSインバータを
形成するpチャンネルMOSトランジスタ、nチャンネ
ルMOSトランジスタ、図中のQp2、Qn2は、他方
のCMOSインバータを形成するpチャンネルMOSト
ランジスタ、nチャンネルMOSトランジスタであり、
これらCMOSインバータは一方のゲートを他方の共通
のドレイン部分に互いに交差接続することによりフリッ
プフロップ回路を構成している。また、図中のQn3、
Qn4は前記各nチャンネルMOSトランジスタQ
n1、Qn2のドレイン側に接続されたトランスファゲ
ートとしてのnチャンネルMOSトランジスタである。
形成するpチャンネルMOSトランジスタ、nチャンネ
ルMOSトランジスタ、図中のQp2、Qn2は、他方
のCMOSインバータを形成するpチャンネルMOSト
ランジスタ、nチャンネルMOSトランジスタであり、
これらCMOSインバータは一方のゲートを他方の共通
のドレイン部分に互いに交差接続することによりフリッ
プフロップ回路を構成している。また、図中のQn3、
Qn4は前記各nチャンネルMOSトランジスタQ
n1、Qn2のドレイン側に接続されたトランスファゲ
ートとしてのnチャンネルMOSトランジスタである。
前記pチャンネルMOSトランジスタQp1、Qp2は
第11図及び第12図に示すようにp−ウェル51が選
択的に形成されたn型シリコン基板52のフィールド酸
化膜53で分離された島状の該n型シリコン基板52領
域に夫々形成されている。一方のトランジスタQp
1は、前記島状の基板52領域に互いに電気的に分離し
て形成されたp+型のソース541、ドレイン領域55
1と、これらソース、ドレイン領域541、551間の
チャンネル領域を含む基板52上にゲート酸化膜56を
介して配置され、前記nチャンネルMOSトランジスタ
Qn1のゲートと共通化される例えばリンがドープされ
た第1層n型多結晶シリコンからなるゲート電極571
とから構成されている。他方のトランジスタQp2は、
前記島状の基板52領域に互いに電気的に分離して形成
された前記p+型のソース541及びドレイン領域55
2と、これらソース、ドレイン領域541、552間の
チャンネル領域を含む基板52上にゲート酸化膜56を
介して配置され、前記nチャンネルMOSトランジスタ
Qn2のゲートと共通化される例えばリンがドープされ
た第1層n型多結晶シリコンからなるゲート電極572
とから構成されている。なお、前記p+型ソース領域5
41は前記トランジスタQp1とQp2の両者に共通化
され、VDDラインとして機能する。また、前記トラン
ジスタQn1、Qn2は、フィールド酸化膜53で分離
された島状のp−ウェル51領域に夫々形成されてい
る。一方のトランジスタQn1は、前記島状のp−ウェ
ル51領域に互いに電気的に分離して形成されたn+型
のソース領域542、ドレイン領域553と、これらソ
ース、ドレイン領域542、553間のチャンネル領域
を含むウェル51上にゲート酸化膜(図示せず)を介し
て配置され、前記第1層n型多結晶シリコンからなるゲ
ート電極571とから構成されている。他方のトランジ
スタQn2は、前記島状のp−ウェル51領域に互いに
電気的に分離して形成されたn+型のソース領域5
43、ドレイン領域554と、これらソース、ドレイン
領域543、554間のチャンネル領域を含むウェル5
1上にゲート酸化膜(図示せず)を介して配置され、前
記第1層n型多結晶シリコンからなるゲート電極572
とから構成されている。前記トランスファゲートとして
の一方のトランジスタQn3は、第12図に示すように
島状のウェル51領域に互いに電気的に分離された前記
ドレイン領域553と共通のn+型のソース領域及びド
レイン領域555と、これらソース、ドレイン領域(5
53)、555間のチャンネル領域を含むウェル51領
域にゲート酸化膜56を介して配置され、他方のトラン
ジスタQn4と共通化されるリンがドープされた第1層
n型多結晶シリコンからなるゲート電極573とから構
成されている。前記他方のトランジスタQn4は、島状
のウェル51領域に互いに電気的に分離された前記ドレ
イン領域554と共通のn+型のソース領域及びドレイ
ン領域556と、これらソース、ドレイン領域(5
54)、556間のチャンネル領域を含むウエル51領
域にゲート酸化膜を介して配置され、前記第1層n型多
結晶シリコンからなるゲート電極573とから構成され
ている。なお、前記ゲート電極573はワードラインW
Lとして機能する。前記n+型のソース領域542、5
43に隣接するp−ウェル51には、ウェルバイアス用
のp+型拡散領域581、582が設けられている。
第11図及び第12図に示すようにp−ウェル51が選
択的に形成されたn型シリコン基板52のフィールド酸
化膜53で分離された島状の該n型シリコン基板52領
域に夫々形成されている。一方のトランジスタQp
1は、前記島状の基板52領域に互いに電気的に分離し
て形成されたp+型のソース541、ドレイン領域55
1と、これらソース、ドレイン領域541、551間の
チャンネル領域を含む基板52上にゲート酸化膜56を
介して配置され、前記nチャンネルMOSトランジスタ
Qn1のゲートと共通化される例えばリンがドープされ
た第1層n型多結晶シリコンからなるゲート電極571
とから構成されている。他方のトランジスタQp2は、
前記島状の基板52領域に互いに電気的に分離して形成
された前記p+型のソース541及びドレイン領域55
2と、これらソース、ドレイン領域541、552間の
チャンネル領域を含む基板52上にゲート酸化膜56を
介して配置され、前記nチャンネルMOSトランジスタ
Qn2のゲートと共通化される例えばリンがドープされ
た第1層n型多結晶シリコンからなるゲート電極572
とから構成されている。なお、前記p+型ソース領域5
41は前記トランジスタQp1とQp2の両者に共通化
され、VDDラインとして機能する。また、前記トラン
ジスタQn1、Qn2は、フィールド酸化膜53で分離
された島状のp−ウェル51領域に夫々形成されてい
る。一方のトランジスタQn1は、前記島状のp−ウェ
ル51領域に互いに電気的に分離して形成されたn+型
のソース領域542、ドレイン領域553と、これらソ
ース、ドレイン領域542、553間のチャンネル領域
を含むウェル51上にゲート酸化膜(図示せず)を介し
て配置され、前記第1層n型多結晶シリコンからなるゲ
ート電極571とから構成されている。他方のトランジ
スタQn2は、前記島状のp−ウェル51領域に互いに
電気的に分離して形成されたn+型のソース領域5
43、ドレイン領域554と、これらソース、ドレイン
領域543、554間のチャンネル領域を含むウェル5
1上にゲート酸化膜(図示せず)を介して配置され、前
記第1層n型多結晶シリコンからなるゲート電極572
とから構成されている。前記トランスファゲートとして
の一方のトランジスタQn3は、第12図に示すように
島状のウェル51領域に互いに電気的に分離された前記
ドレイン領域553と共通のn+型のソース領域及びド
レイン領域555と、これらソース、ドレイン領域(5
53)、555間のチャンネル領域を含むウェル51領
域にゲート酸化膜56を介して配置され、他方のトラン
ジスタQn4と共通化されるリンがドープされた第1層
n型多結晶シリコンからなるゲート電極573とから構
成されている。前記他方のトランジスタQn4は、島状
のウェル51領域に互いに電気的に分離された前記ドレ
イン領域554と共通のn+型のソース領域及びドレイ
ン領域556と、これらソース、ドレイン領域(5
54)、556間のチャンネル領域を含むウエル51領
域にゲート酸化膜を介して配置され、前記第1層n型多
結晶シリコンからなるゲート電極573とから構成され
ている。なお、前記ゲート電極573はワードラインW
Lとして機能する。前記n+型のソース領域542、5
43に隣接するp−ウェル51には、ウェルバイアス用
のp+型拡散領域581、582が設けられている。
また、前記ゲート電極571〜573を含む基板52上
には、第1層の層間絶縁膜としての第1のCVD−Si
O2膜591が被覆されている。そして、このCVD−
SiO2膜591上には一対の導電性を与える不純物、
例えばリンがドープされた第2層n型多結晶シリコンか
らなる交差用配線601、602が夫々前記島状の基板
52領域及び島状のウェル51領域を横切るように配設
されている。一方の交差用配線601は、第11図及び
第12図に示すように第1のCVD−SiO2膜591
に開口され、金属(例えばタングステン)611が埋設
されたコンタクトホール621を介して前記トランジス
タQp1のp+型ドレイン領域551と接続され、かつ
同CVD−SiO2膜591に開口されたコンタクトホ
ール622、623を介して前記第1層n型多結晶シリ
コンからなるゲート電極572のフィールド酸化膜53
上に延出した延出部57a及び前記トランジスタQn1
のn+型ドレイン領域553に夫々接続されている。他
方の交差用配線602は第1のCVD−SiO2膜59
1に開口され、タングステン612が埋設されたコンタ
クトホール624を介して前記トランジスタQp2のp
+型ドレイン領域552に接続され、かつ同CVD−S
iO2膜591に開口されたコンタクトホール625、
626を介して前記第1層n型多結晶シリコンからなる
ゲート電極571のフィールド酸化膜53上に延出した
延出部57b及び前記トランジスタQn2のn+型ドレ
イン領域554に夫々接続されている。こうした第2層
n型多結晶シリコンからなる交差用配線601、602
を設けることによって、前記他方のCMOSインバータ
を構成するトランジスタQp2、Qn2のゲート電極5
72は、一方のCMOSインバータを構成するトランジ
スタQp1、Qn1のドレイン領域551、553に該
交差用配線601及びタングステン611が埋設された
コンタクトホール621、コンタクトホール622、6
23を通して交差接続され、かつ一方のCMOSインバ
ータを構成するトランジスタQp1、Qn1のゲート電
極571は、他方のCMOSインバータを構成するトラ
ンジスタQp2、Qn2のドレイン領域552、554
に該交差用配線602及びタングステン612が埋設さ
れたコンタクトホール624、コンタクトホール6
25、626を通して交差接続され、これにより前記各
CMOSインバータが互いに交差接続されたフリップフ
ロップ回路が実現される。
には、第1層の層間絶縁膜としての第1のCVD−Si
O2膜591が被覆されている。そして、このCVD−
SiO2膜591上には一対の導電性を与える不純物、
例えばリンがドープされた第2層n型多結晶シリコンか
らなる交差用配線601、602が夫々前記島状の基板
52領域及び島状のウェル51領域を横切るように配設
されている。一方の交差用配線601は、第11図及び
第12図に示すように第1のCVD−SiO2膜591
に開口され、金属(例えばタングステン)611が埋設
されたコンタクトホール621を介して前記トランジス
タQp1のp+型ドレイン領域551と接続され、かつ
同CVD−SiO2膜591に開口されたコンタクトホ
ール622、623を介して前記第1層n型多結晶シリ
コンからなるゲート電極572のフィールド酸化膜53
上に延出した延出部57a及び前記トランジスタQn1
のn+型ドレイン領域553に夫々接続されている。他
方の交差用配線602は第1のCVD−SiO2膜59
1に開口され、タングステン612が埋設されたコンタ
クトホール624を介して前記トランジスタQp2のp
+型ドレイン領域552に接続され、かつ同CVD−S
iO2膜591に開口されたコンタクトホール625、
626を介して前記第1層n型多結晶シリコンからなる
ゲート電極571のフィールド酸化膜53上に延出した
延出部57b及び前記トランジスタQn2のn+型ドレ
イン領域554に夫々接続されている。こうした第2層
n型多結晶シリコンからなる交差用配線601、602
を設けることによって、前記他方のCMOSインバータ
を構成するトランジスタQp2、Qn2のゲート電極5
72は、一方のCMOSインバータを構成するトランジ
スタQp1、Qn1のドレイン領域551、553に該
交差用配線601及びタングステン611が埋設された
コンタクトホール621、コンタクトホール622、6
23を通して交差接続され、かつ一方のCMOSインバ
ータを構成するトランジスタQp1、Qn1のゲート電
極571は、他方のCMOSインバータを構成するトラ
ンジスタQp2、Qn2のドレイン領域552、554
に該交差用配線602及びタングステン612が埋設さ
れたコンタクトホール624、コンタクトホール6
25、626を通して交差接続され、これにより前記各
CMOSインバータが互いに交差接続されたフリップフ
ロップ回路が実現される。
また、前記交差用配線601、602を含む前記第1の
CVD−SiO2膜591上には第2の層間絶縁膜とし
ての第2のCVD−SiO2膜592が被覆されてい
る。この第2のCVD−SiO2膜592上にはVSS
電源用Al配線631、632が配設されている。各A
l配線631、632は前記第1、第2のCVD−Si
O2膜591、592に亙って開口されたコンタクトホ
ール627、628を介して前記トランジスタQn1、
Qn2のn+型ソース領域542、543及びp+型拡
散領域581、582の両者に夫々接続されている。な
お、前記Al配線641、642は夫々隣接するメモリ
セルの配線を兼ねているため、各メモリセルに一つ配置
されることになる。また、前記第2のCVD−SiO2
膜582上には、ビットラインとしてのAl配線6
41、642(BL1、BL2)が配設されており、こ
れらAl配線641、641は前記第1、第2のCVD
−SiO2膜591、592に亙って開口されたコンタ
クトホール629、6210を介して前記トランスファゲ
ートとしてのトランジスタQn3、Qn4のドレイン領
域555、556に夫々接続されている。なお、図中の
65は全面に被覆された保護膜である。
CVD−SiO2膜591上には第2の層間絶縁膜とし
ての第2のCVD−SiO2膜592が被覆されてい
る。この第2のCVD−SiO2膜592上にはVSS
電源用Al配線631、632が配設されている。各A
l配線631、632は前記第1、第2のCVD−Si
O2膜591、592に亙って開口されたコンタクトホ
ール627、628を介して前記トランジスタQn1、
Qn2のn+型ソース領域542、543及びp+型拡
散領域581、582の両者に夫々接続されている。な
お、前記Al配線641、642は夫々隣接するメモリ
セルの配線を兼ねているため、各メモリセルに一つ配置
されることになる。また、前記第2のCVD−SiO2
膜582上には、ビットラインとしてのAl配線6
41、642(BL1、BL2)が配設されており、こ
れらAl配線641、641は前記第1、第2のCVD
−SiO2膜591、592に亙って開口されたコンタ
クトホール629、6210を介して前記トランスファゲ
ートとしてのトランジスタQn3、Qn4のドレイン領
域555、556に夫々接続されている。なお、図中の
65は全面に被覆された保護膜である。
しかして、本発明によれば、第10図〜第12図に示す
ように一方のCMOSインバータのゲート電極571を
他方のCMOSインバータの各トランジスタQp2、Q
n2のp+型、n+型のドレイン領域552、55
4に、他方のCMOSインバータのゲート電極572を
一方のCMOSインバータの各トランジスタQp1、Q
n1のP+型、n+型のドレイン領域551、553に
互いに交差接続する交差用配線601、602として、
第1のCVD−SiO2膜591上に設けられた導電性
を与える不純物、例えばリンがドープされた第2層n型
多結晶シリコンで形成し、かつこれら配線601、60
2と、該配線601、602中の不純物(n型のリン)
と反対導電型であるp+型ドレイン領域551、552
とを接続する前記第1のCVD−SiO2膜591に開
口されたコンタクトホール621、624に、タングス
テン611、612を介在させることによって、第2層
n型多結晶シリコンからなる交差用配線601、602
とp+型のドレイン領域551、552との間にpn接
合が形成されることなく良好なコンタクを取ることがで
きる。なお、第2層n型多結晶シリコンからなる交差用
配線601、602と第1層n型多結晶シリコンのゲー
ト電極571、572の延出部57a、57bとの接
続、並びにnチャンネルMOSトランジスタQn1、Q
n2のn+型ドレイン領域553、554との接続は、
互いに同導電型の不純物(n型)を含むもの同志である
ため、良好なオーミックコンタクを取ることができる。
このため、第2層n型多結晶シリコンの配線601、6
02のみでCMOSインバータを互いに交差接続できる
ので、第2図〜第4図に示す従来のメモリセルのように
第2の層間絶縁膜(第2のCVD−SiO2膜)上に一
対のCMOSインバータを交差接続するためのAl配線
を設ける必要がなくなり、メモリセルのピッチ幅を決定
するメモリセル上のAl配線の余裕度が増大する。その
結果、ビットラインとしてのAl配線641、642と
共に第2のCVD−SiO2膜592上にVSS電源用
Al配線631、632を配置できる。このようにVSS
電源用配線631、632をAで形成できることによっ
て、第10図に示すようにnチャンネルMOSトランジ
スタQn1、Qn2のソース領域542、543と、こ
れに隣接するp−ウェル51のウェルバイアス用のp+
型拡散領域581、582の両者に亙ってコンタクトホ
ール627、628を介して良好に接続できる。つま
り、VSS電源用Al配線631、632をウェルバイ
アス用配線として兼用できるため、各メモリセル毎にウ
ェルバイアスを加えることができる。従って、p−ウェ
ル51へのバイアス点を増加でき、該ウェル51の抵抗
を実効的に減少できるため、ラッチアップ耐量を著しく
向上できる。
ように一方のCMOSインバータのゲート電極571を
他方のCMOSインバータの各トランジスタQp2、Q
n2のp+型、n+型のドレイン領域552、55
4に、他方のCMOSインバータのゲート電極572を
一方のCMOSインバータの各トランジスタQp1、Q
n1のP+型、n+型のドレイン領域551、553に
互いに交差接続する交差用配線601、602として、
第1のCVD−SiO2膜591上に設けられた導電性
を与える不純物、例えばリンがドープされた第2層n型
多結晶シリコンで形成し、かつこれら配線601、60
2と、該配線601、602中の不純物(n型のリン)
と反対導電型であるp+型ドレイン領域551、552
とを接続する前記第1のCVD−SiO2膜591に開
口されたコンタクトホール621、624に、タングス
テン611、612を介在させることによって、第2層
n型多結晶シリコンからなる交差用配線601、602
とp+型のドレイン領域551、552との間にpn接
合が形成されることなく良好なコンタクを取ることがで
きる。なお、第2層n型多結晶シリコンからなる交差用
配線601、602と第1層n型多結晶シリコンのゲー
ト電極571、572の延出部57a、57bとの接
続、並びにnチャンネルMOSトランジスタQn1、Q
n2のn+型ドレイン領域553、554との接続は、
互いに同導電型の不純物(n型)を含むもの同志である
ため、良好なオーミックコンタクを取ることができる。
このため、第2層n型多結晶シリコンの配線601、6
02のみでCMOSインバータを互いに交差接続できる
ので、第2図〜第4図に示す従来のメモリセルのように
第2の層間絶縁膜(第2のCVD−SiO2膜)上に一
対のCMOSインバータを交差接続するためのAl配線
を設ける必要がなくなり、メモリセルのピッチ幅を決定
するメモリセル上のAl配線の余裕度が増大する。その
結果、ビットラインとしてのAl配線641、642と
共に第2のCVD−SiO2膜592上にVSS電源用
Al配線631、632を配置できる。このようにVSS
電源用配線631、632をAで形成できることによっ
て、第10図に示すようにnチャンネルMOSトランジ
スタQn1、Qn2のソース領域542、543と、こ
れに隣接するp−ウェル51のウェルバイアス用のp+
型拡散領域581、582の両者に亙ってコンタクトホ
ール627、628を介して良好に接続できる。つま
り、VSS電源用Al配線631、632をウェルバイ
アス用配線として兼用できるため、各メモリセル毎にウ
ェルバイアスを加えることができる。従って、p−ウェ
ル51へのバイアス点を増加でき、該ウェル51の抵抗
を実効的に減少できるため、ラッチアップ耐量を著しく
向上できる。
また、第2図〜第4図に示す従来構造のようにウェルバ
イアス用のAl配線を、例えば8セル毎にメモリセルと
は別のエリアに配置する必要がないため、メモリ自体の
面積を縮小できる。
イアス用のAl配線を、例えば8セル毎にメモリセルと
は別のエリアに配置する必要がないため、メモリ自体の
面積を縮小できる。
更に、第2のCVD−SiO2膜592上には、VSS
電源用Al配線631(又は632)の1本と、ビット
ラインとしてのAl配線641、642の2本と計3本
であり、従来のメモリセルに比べてAl配線を1本減少
できるため、メモリセルのピッチ幅を縮小できる。事
実、設計ルールを1.5μmプロセスとした場合、第2
図図示のメモリセルのピッチ幅は、17.0μmである
のに対し、本発明の第10図図示のメモリセルでは1
5.5μmと著しく縮小できる。
電源用Al配線631(又は632)の1本と、ビット
ラインとしてのAl配線641、642の2本と計3本
であり、従来のメモリセルに比べてAl配線を1本減少
できるため、メモリセルのピッチ幅を縮小できる。事
実、設計ルールを1.5μmプロセスとした場合、第2
図図示のメモリセルのピッチ幅は、17.0μmである
のに対し、本発明の第10図図示のメモリセルでは1
5.5μmと著しく縮小できる。
なお、上記実施例ではコンタクトホールに埋設する金属
として、タングステンを用いたが、タングステンの代わ
りにモリブデン、タンタル、白金等から選ばれる高融点
金属を用いてもよい。
として、タングステンを用いたが、タングステンの代わ
りにモリブデン、タンタル、白金等から選ばれる高融点
金属を用いてもよい。
上記実施例では、金属を第2層n型多結晶シリコンから
なる交差用配線とp+型ドレイン領域とが接続されるコ
ンタクトホールのみに埋設したが、該第2層n型多結晶
シリコンとn+型ドレイン領域及び第1層n型多結晶シ
リコンからなるゲート電極の延出部とが接続されるコン
タクトホールに金属を埋設してもよい。
なる交差用配線とp+型ドレイン領域とが接続されるコ
ンタクトホールのみに埋設したが、該第2層n型多結晶
シリコンとn+型ドレイン領域及び第1層n型多結晶シ
リコンからなるゲート電極の延出部とが接続されるコン
タクトホールに金属を埋設してもよい。
上記実施例では、第2層多結晶シリコンからなる交差用
配線としてn型不純物がドープされたものを用いたが、
p型不純物、例えばボロンがドープされたp型多結晶シ
リコンから交差用配線を形成してもよい。この際、ゲー
ト電極を第1層n型多結晶シリコンで形成した場合は、
前記第2層p型多結晶シリコンからなる交差用配線とn
+型ドレイン領域及び第1層n型多結晶シリコンからな
るゲート電極の延出部とを接続するコンタクトホール内
に少なくとも金属を介在させる。
配線としてn型不純物がドープされたものを用いたが、
p型不純物、例えばボロンがドープされたp型多結晶シ
リコンから交差用配線を形成してもよい。この際、ゲー
ト電極を第1層n型多結晶シリコンで形成した場合は、
前記第2層p型多結晶シリコンからなる交差用配線とn
+型ドレイン領域及び第1層n型多結晶シリコンからな
るゲート電極の延出部とを接続するコンタクトホール内
に少なくとも金属を介在させる。
以上詳述した如く、本発明によればメモリセルのピッチ
幅及びメモリ自体も微細化できると共に、ラッチアップ
耐量を著しく向上した高集積度、高信頼性のスタテック
メモリ等の半導体記憶装置を提供できる。
幅及びメモリ自体も微細化できると共に、ラッチアップ
耐量を著しく向上した高集積度、高信頼性のスタテック
メモリ等の半導体記憶装置を提供できる。
第1図は一対のCMOSインバータを有する6トランジ
スタ型のスタティックメモリの等価回路図、第2図は従
来のスタティックメモリのメモリセルを示す平面図、第
3図は第2図のX−X線に沿う断面図、第4図は第2図
のY−Y線に沿う断面図、第5図はラッチアップ現象を
説明するためのCMOS構造の模式図、第6図は第5図
のサイリスタ効果の等価回路図、第7図は従来の他のス
タティックメモリのメモリセルを示す平面図、第8図は
第7図のX−X線に沿う断面図、第9図は第7図のY−
Y線に沿う断面図、第10図は本発明の一実施例を示す
スタティックメモリのメモリセルの平面図、第11図は
第10図のX−X線に沿う断面図、第12図は第10図
のY−Y線に沿う断面図である。 Qp1、Qp2……pチャンネルMOSトランジスタ、
Qn1、Qn2、Qn3、Qn4……nチャンネルMO
Sトランジスタ、51……p−ウェル、52……n型シ
リコン基板、53……フィールド酸化膜、541、54
2、543……ソース領域、551、552、553、
554、555、556……ドレイン領域、571、5
72、573……第1層n型多結晶シリコンからなるゲ
ート電極、581、582……ウェルバイアス用のp+
型拡散領域、591……第1のCVD−SiO2膜(第
1の層間絶縁膜)、592……第2のCVD−SiO2
膜(第2の層間絶縁膜)、601、602……第2層n
型多結晶シリコンからなる交差用配線、611、612
……タングステン、621〜6210……コンタクトホー
ル、631632……VSS電源用Al配線、641、
642……ビットラインとしてのAl配線。
スタ型のスタティックメモリの等価回路図、第2図は従
来のスタティックメモリのメモリセルを示す平面図、第
3図は第2図のX−X線に沿う断面図、第4図は第2図
のY−Y線に沿う断面図、第5図はラッチアップ現象を
説明するためのCMOS構造の模式図、第6図は第5図
のサイリスタ効果の等価回路図、第7図は従来の他のス
タティックメモリのメモリセルを示す平面図、第8図は
第7図のX−X線に沿う断面図、第9図は第7図のY−
Y線に沿う断面図、第10図は本発明の一実施例を示す
スタティックメモリのメモリセルの平面図、第11図は
第10図のX−X線に沿う断面図、第12図は第10図
のY−Y線に沿う断面図である。 Qp1、Qp2……pチャンネルMOSトランジスタ、
Qn1、Qn2、Qn3、Qn4……nチャンネルMO
Sトランジスタ、51……p−ウェル、52……n型シ
リコン基板、53……フィールド酸化膜、541、54
2、543……ソース領域、551、552、553、
554、555、556……ドレイン領域、571、5
72、573……第1層n型多結晶シリコンからなるゲ
ート電極、581、582……ウェルバイアス用のp+
型拡散領域、591……第1のCVD−SiO2膜(第
1の層間絶縁膜)、592……第2のCVD−SiO2
膜(第2の層間絶縁膜)、601、602……第2層n
型多結晶シリコンからなる交差用配線、611、612
……タングステン、621〜6210……コンタクトホー
ル、631632……VSS電源用Al配線、641、
642……ビットラインとしてのAl配線。
Claims (5)
- 【請求項1】一対のCMOSインバータを有し、一方の
CMOSインバータのゲート電極を他方のCMOSイン
バータの各トランジスタのドレイン領域に配線を介して
互いに交差接続して形成されたフリップフロップ回路
と、このフリップフロップ回路の各ノードに接続された
一対の転送用MOSトランジスタと、から構成されるメ
モリセルを半導体基板上にマトリックス状に集積してな
る半導体記憶装置において、前記ゲート電極を導電性を
与える不純物を含む第1層多結晶シリコンにより形成
し、かつ前記配線を該ゲート電極を覆う第1層の層間絶
縁膜上に設けられた導電性を与える不純物を含む第2層
多結晶シリコンで形成すると共に、この配線と該配線中
の不純物と反対導電型のドレイン領域とを接続する前記
層間絶縁膜に開口されたコンタクトホールに、少なくと
も金属を介在させたことを特徴とする半導体記憶装置。 - 【請求項2】第1層多結晶シリコン中の不純物が、第2
層多結晶シリコン中の不純物と同一導電型であることを
特徴とする特許請求の範囲第1項記載の半導体記憶装
置。 - 【請求項3】第1層及び第2層多結晶シリコン中の不純
物が夫々n型であることを特徴とする特許請求の範囲第
2項記載の半導体記憶装置。 - 【請求項4】金属がタングステン、モリブデン、タンタ
ル、白金から選ばれる高融点金属であることを特徴とす
る特許請求の範囲第1項記載の半導体記憶装置。 - 【請求項5】第2層多結晶シリコンからなる配線を覆う
第2層の層間絶縁膜上に一方の電源となる金属配線を設
け、かつ該金属配線を、一方のCMOSインバータのソ
ース領域と、このソース領域が形成される基板領域をバ
イアスするための該ソース領域と反対導電型の拡散領域
との両者にコンタクトホールを介して接続したことを特
徴とする特許請求の範囲第1項記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59085618A JPH0648723B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体記憶装置 |
US06/726,698 US4710897A (en) | 1984-04-27 | 1985-04-24 | Semiconductor memory device comprising six-transistor memory cells |
EP85105039A EP0163132B1 (en) | 1984-04-27 | 1985-04-25 | A semiconductor memory device comprising a matrix of six-transistor memory cells with a pair of cmos inverters |
DE8585105039T DE3568911D1 (en) | 1984-04-27 | 1985-04-25 | A semiconductor memory device comprising a matrix of six-transistor memory cells with a pair of cmos inverters |
KR1019850002841A KR890004458B1 (ko) | 1984-04-27 | 1985-04-26 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59085618A JPH0648723B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60229367A JPS60229367A (ja) | 1985-11-14 |
JPH0648723B2 true JPH0648723B2 (ja) | 1994-06-22 |
Family
ID=13863831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59085618A Expired - Lifetime JPH0648723B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0648723B2 (ja) |
-
1984
- 1984-04-27 JP JP59085618A patent/JPH0648723B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS60229367A (ja) | 1985-11-14 |
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