JPH05121687A

JPH05121687A - 半導体集積回路装置

Info

Publication number: JPH05121687A
Application number: JP3277479A
Authority: JP
Inventors: Toshio Sasaki; 敏夫佐々木; Takashi Kobayashi; 小林　　孝; Katsutaka Kimura; 勝高木村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-24
Filing date: 1991-10-24
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】本発明は、プログラム素子のプログラムに要す
るレーザエネルギーが小さく、救済回路の占有面積が小
である半導体集積回路装置を提供することにある。【構成】新しいプログラム素子(Ｐ)は、非晶質シリコン
半導体(１２)で最終メタル配線以降に作製する。そのプ
ログラムは、高抵抗の非晶質シリコンをレーザビーム照
射(１４)で多結晶化し、同シリコンに含まれる不純物を
励起させて低抵抗化する。さらに半導体集積回路装置は
本プログラム素子(Ｐ)内蔵の電流不良を救済する電源切
替回路(２４)を機能セル(２０)の列、行もしくはブロッ
ク単位に配置構成する。【効果】本発明によればプログラム素子を形成するシリ
コン膜やＡＬ配線の溶融がないので電源切替回路、不良
セルの救済回路等を小型化できる効果がある。またプロ
グラム素子が最終メタル配線上に形成できるため、周辺
回路上もプログラム素子を配置できる利点を有する。さ
らに上記救済回路は小型であるため半導体集積回路装置
に多く付加できる。従って、ウェーハ歩留まりが向上す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、救済技術を適用した半
導体集積回路装置において、それを構成するプログラム
素子及び同素子を含む救済回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置は、チップが
大型化し、一方で構成素子が縮小化されるため微小な異
物や結晶欠陥などの影響でセルの不良もしくは電流不良
のチップが生じ、ウェーハ歩留まりが低下する傾向にあ
る。このためこれまでは半導体集積回路装置と同一チッ
プ内に予備のセル、予備の回路等を設けて不良セル、不
良の回路を置き換え、該チップを良品として使用する救
済技術が半導体集積回路装置に採用されている。また、
電流不良のチップは選別により廃棄されていた。例え
ば、従来の半導体メモリ集積回路における救済技術で
は、救済回路の構成に使用されるプログラム配線用素子
すなわち回路的に情報"０","１"を設定するプログラム
素子をプログラムして書替え、外部アドレスと同一のア
ドレス対応を保持するようにして、不良となる正規メモ
リセルの行線もしくは列線を予備メモリセルの予備行線
もしくは列線に置換していた。

【０００３】かかる欠陥救済のための手法は冗長回路技
術と呼ばれ、半導体チップにランダムに発生する欠陥個
所に対応するアドレスをスペア部分に割り付ける一種の
プロクラミングの手段が採用されている。

【０００４】昭和６１年２月１０日培風舘より発行され
た菅野卓雄監修、香山晋編の「超高速ＭＯＳデバイス」
第３２９頁乃至第３３１頁には、かかる冗長回路技術が
記載されている。また、プロクラミングの技術として
は、レーザーによるポリシリコンヒューズ切断、レーザ
ーによる高抵抗ポリシリコンヒューズの低抵抗化、電流
によるフューズの切断が紹介されている。

【０００５】

【発明が解決しようとする課題】図２は本発明に先立っ
て本発明者等によって検討されたプロクラミングの手段
を示すもので、ｎ+層の多結晶シリコン半導体にレーザ
ビームを照射して溶断するプログラム素子を示す。同プ
ログラム素子のｎ+層は多結晶シリコン層に不純物を含
ませたもので、同素子の配線層の低抵抗化とＡｌ（アル
ミニウム）層と多結晶シリコン層のオーミックコンタク
トを取るためのものである。同素子のプログラミングで
はレーザビームを用いて多結晶シリコン膜を溶断する
が、溶断に要するレーザエネルギーが大きいという第１
の問題がある。さらに、この方法では溶けた多結晶シリ
コンが近傍の配線、回路に接触したり、絶縁膜を損傷す
るため、プログラム素子の配置には十分なアイソレーシ
ョン領域が必要であり、結果としてプログラム素子の占
有面積が大となる第２の問題があった。従って、従来の
プログラム素子は比較的ランダムで小規模なセル配置で
ある半導体ロジック集積回路のロジックセルアレイに不
適当であった。また半導体メモリ集積回路においても、
一つの予備線切替はアドレス信号数に応じて多数のプロ
グラム素子が必要であるので、不良線毎に信号線を多数
配置することは大変であった。

【０００６】さらに図３は、本発明に先立って本発明者
等によって検討されたプロクラミングの手段を示す。同
図に示すプログラム素子は不純物を含むｎ+多結晶シリ
コン層と不純物を含まないｉ層により形成される高抵抗
形の多結晶シリコン半導体である。同素子の両側のｎ+
層はリンを不純物として拡散した領域であり、一方この
２つのｎ+層間の不純物を含まないｉ層の抵抗は１０¹⁰
Ωと極めて高い。このような構造の素子に上部からレー
ザビームを照射してエネルギーを与えると、主に両側に
形成したｎ+層の不純物がｉ層へ拡散して高抵抗が低抵
抗に変化するものである。同素子のプログラミングに
は、Ａｌ形成前のすなわち半導体基板の深層に位置する
ことから図２に示す多結晶シリコンの溶断に要する１／
２程度のレーザエネルギーが必要である。これは基板表
面からプログラム素子までの距離が長いためエネルギー
ビームの熱伝導ロスが大きいことによる。

【０００７】以上述べた２つのプログラム素子は、プロ
グラムに大きなレーザエネルギーを要すること、また同
プログラム素子の大きさは、レーザ加工装置のレーザス
ポット径、位置合わせ精度等の機械的要素と上記アイソ
レーション領域に制限されており、ＭＯＳＦＥＴ、配線
等のデバイスがスケーリング則に従い縮小するのに反し
て、小さくならない問題がある。このためプログラム素
子を含む救済回路がチップに占める割合は大となる。従
って、ウェーハ歩留まりは十分な救済回路の挿入が困難
であるため低下する。

【０００８】次に上記電流不良の発生要因について、図
４のＳＲＡＭ形の半導体メモリ回路構成図を元に説明す
る。

【０００９】図４に示すように、メモリ集積回路は情報
を記憶するメモリセルが行方向、列方向にマトリクス状
に配置され、行デコーダ及び列デコーダ回路によって、
一つのメモリセルを選択し、情報の書込み、読出しを行
う。通常、ワード線は行方向の選択に用いられ、列方向
の選択及びデータの入出力にはビット線対を用いる。例
えばＳＲＡＭ形のメモリセルはワード線がメモリセルの
転送ＭＯＳＦＥＴに接続され、メモリセルのＦＥＴがｎ
チャネルの場合にはワード線の電位が低レベルから高レ
ベルになった時に転送ＭＯＳＦＥＴが導通状態となっ
て、メモリセルへの書込み読出しが可能になる。

【００１０】ワード線が高レベル"１"で選択されたメモ
リセルは例えば一方のノードに低レベルの情報"０"、他
方のノードに高レベルの情報"１"が書込まれる。この時
のビット線にはビット線負荷ＭＯＳＦＥＴ、メモリセル
の転送ＭＯＳＦＥＴ及び駆動ＭＯＳＦＥＴの間の関係で
決まる一定の電流Ｉｄｃが流れる。この電流はメモリセ
ルがワード線によって選ばれ、そのワード線に接続され
た全てのメモリセルに流れる電流であり、メモリの消費
電流の大部分を占める。

【００１１】以上の構成において、不良電流は例えば図
４に示すのようにメモリセル内ノードもしくはビット
線が電源Ｖｃｃ線、接地と短絡することにより発生す
る。また例えば同図に示すのようにノードが開放さ
れ、メモリセル回路が不安定動作して発生する。なお、
不良電流の流れる経路は不良内容により異なる。これら
の不良はプロセス上の異物、結晶欠陥等によって生じる
ものであり、微細化が進むに伴いさらに歩留まりを悪く
する。そこで、この不良電流が流れる電源線を切断する
ことが考えられる。これについては特開昭６１−２６８
０００号公報に記載のように、ＳＲＡＭに電源ライン切
断部を設け、不良電源線を切離す提案がなされている。

【００１２】半導体集積回路を高集積化し、救済回路を
付加する場合は、上記第１の問題であるプログラム素子
をプログラミングするレーザエネルギーが大きいこと、
また前記に関連して第２の問題である救済回路を小型化
できないことである。さらに不良電源線を切断する場
合、上記特開昭６１−２６８０００号公報の従来構成で
は切断する電源線がＡｌ等のメタル配線と推測される。
その場合の問題は上記第１と第２と同様である。従っ
て、近傍の配線、回路とのアイソレーション領域が不可
欠となり、このためμｍオーダーという行もしくは列の
狭いピッチに電源切断部を配置することは困難である。
結果としてチップ面積は大幅に増大する。

【００１３】本発明の目的はこれら第１と第２の問題を
解決し、電流不良となる電源線を切離す救済回路の挿入
を可能ならしめ、その結果としてウェーハ歩留まりの向
上を図ることにある。

【００１４】本発明の一実施形態によれば、上記目的は
次のように解決される。すなわち、プログラム素子(Ｐ)
はプログラムに要するレーザエネルギーが小さく、かつ
小型化できる非晶質シリコン半導体(１２)を用いる。ま
た本発明の好適な実施形態によれば、電源線を切離す救
済回路は半導体集積回路装置(２８)の救済単位とする機
能セル(２０)の列方向もしくは行方向もしくはブロック
毎に電源線をサブ電源線(Ｖcc(1)〜Ｖcc(n))に分割配置
し、その単位毎に同プログラム素子(Ｐ)を付加した電源
切替回路(２４)を挿入する。さらに、本発明の他の実施
形態によれば、情報"０","１"のデータ設定回路は同プ
ログラム素子(Ｐ)で構成し、従来の不良セルを予備セル
に置換する救済回路に必要な外部アドレスと内部アドレ
スの一致比較回路に応用する。

【００１５】

【作用】本発明の代表的な実施形態(図１)では救済回路
に使用するプログラム素子(Ｐ)は非晶質シリコン半導体
(１２)で形成する。同素子Ｐは最終メタル配線加工以降
の工程で作製され半導体基板表面に位置する。本来、非
晶質であるこのシリコン半導体は高抵抗体であるが、こ
れをレーザ照射(１４)で多結晶化して非晶質シリコンに
予め含有させた不純物を励起させ、低抵抗化させる。従
って、そのプログラムに要するレーザエネルギーは基板
表面にある同プログラム素子(Ｐ)を活性化させるだけで
良く、それに要するレーザエネルギーは従来の多結晶シ
リコン膜を溶断するのに比べて、１〜２桁小さい。また
プログラム結果が高抵抗状態を低抵抗状態にする短絡形
であるため飛散物はなく、近傍の配線、回路に対する影
響がない。かくして、本発明の代表的な実施形態は、メ
タル配線の最小ピッチ幅で決まる程度の極めて小型の救
済用プログラム素子となる。さらにチップ保護膜である
パッシベーション膜(１０)を除く最上位の層であること
から、他の回路上部へ配置しても問題はなく、チップ上
部を有効活用できる。

【００１６】一方、本発明の好適な実施形態(図６)で
は、電源Ｖｃｃ配線を回路的に切断する電源切替回路
(２４)は上記プログラム素子(Ｐ)により列もしくは行方
向単位にサブ電源線(Ｖcc(1)〜Ｖcc(n))に配置できる。
例えば通常、列方向に並ぶ機能セル(２０)の電源は分割
されたサブ電源線(Ｖcc(1)〜Ｖcc(n))から供給され、電
流不良の場合はその該当する列の電源切替回路(２４)の
プログラム素子(Ｐ)をレーザビームにより低抵抗化し、
回路的にその該当するサブ電源線(Ｖcc(1)〜Ｖcc(n))を
切り離す。かくして、本発明の好適な実施形態は、不良
による電流成分を無くすことができる。

【００１７】さらに本発明の他の実施形態(図１１)で
は、不良セルの救済回路を構成するデータ設定回路が上
記プログラム素子(Ｐ)で小型化できる。かくして、本発
明の他の実施形態は、上記救済回路を用いた半導体集積
回路装置を小型化できる。

【００１８】

【実施例】以下、本発明を実施例により説明する。

【００１９】図１に本発明の第１の実施例を示す。同図
は、半導体集積回路装置において高抵抗状態と低抵抗状
態に対応して情報"０","１"を設定するプログラム配線
用素子(以下プログラム素子と呼ぶ)の構造図である。同
図においてＰはプログラム素子、２は半導体基板、４は
フィールド酸化膜,６,８は層間絶縁膜、１０はパッシベ
ーション膜(絶縁膜)、１６,１８はメタルのＡｌ配線
層、１２は非晶質シリコン半導体からなるプログラム素
子Ｐの配線層であり、プログラム前の非晶質シリコン膜
を示す。また１２'は同様の配線層であり、プログラム
後の多結晶シリコン膜を示す。

【００２０】同図は半導体基板２上に公知の技術により
フィールド酸化膜４を形成、配線層である１層目Ａｌ１
８を形成、また層間絶縁膜６、さらにメタルの配線層と
して同図で最上位に位置する２層目Ａｌ１６を順に形成
する。次いで２層目Ａｌ１６のエッチング加工後、層間
絶縁膜８を形成し、同膜８にコンタクト穴を開け、非晶
質シリコン膜１２を堆積、加工する。最後にチップを保
護するパッシベーション膜(絶縁膜)１０を形成する。

【００２１】上記非晶質シリコン膜１２は、２層目のＡ
ｌ配線層１６加工後に例えばスパッタ等により堆積して
作り、非晶質シリコン膜１２の両側を不純物例えばボロ
ンインプラにより不純物を含む領域として、不純物を含
まない領域を挟む形で形成する。特に非晶質シリコン膜
１２はＡｌがシリコンに拡散しないＡｌ−シリコンの共
晶温度以下(３５０〜４００℃)で低温形成が可能なため
最終のＡｌ配線層１６上に作ることができる。従って、
この層はパッシベーション膜１０を除く基板の最上部層
に配置構成できる。尚、非晶質シリコン１２はジシラン
（Ｓｉ₂Ｈ₆）もしくはトリシラン（Ｓｉ₃Ｈ₆）の少なく
ともいずれか一方を原料として用い、２００°Ｃ以上４
００°Ｃ以下の温度範囲で、減圧化学気相成長法で堆積
される。一方、シリコン膜１２はこの状態で非晶質状態
であり、極めて抵抗が高い。従ってＡｌ配線間は完全に
絶縁状態といって良い。この非晶質シリコン膜１２を救
済回路のプログラム素子Ｐに用い、その一部分にエネル
ギービーム、例えばレーザビームを照射して多結晶化
し、不純物を両側から内側へ拡散することにより低抵抗
化する。この低抵抗化は同膜１２の両側及び上下部酸化
膜６,８中の不純物の拡散からｎ+化されるため生じる。
情報"０","１"の設定はこの高抵抗と低抵抗の変化を利
用する。この際、プログラムに必要なレーザエネルギー
は従来構成が多結晶シリコンの溶断タイプでかつ基板表
面から同多結晶シリコンまでの距離も長く、このため高
レベルのパワ−が必要である。反面、本発明のプログラ
ム素子Ｐをプログラムするには基板表面から非晶質シリ
コン膜１２までの距離が短く、また多結晶化とボロン等
不純物を活性化、拡散させるだけであるため低レベルの
パワ−で良い。例えば、レーザのエネルギーはＡｌ配線
もしくは多結晶シリコン膜を溶断するに要するエネルギ
ーの１／１００〜１／１０程度である。またこれはＡｌ
配線層、あるいは層間絶縁膜や下地のシリコン基板に殆
ど影響を及ぼさないレベルである。

【００２２】図５は本発明の第２の実施例を説明するプ
ログラム素子の構造図である。

【００２３】同図はメタル配線がＡｌ１層構造の場合で
あるが、各記号は図１と同様である。プログラム素子Ｐ
はＡｌ配線加工後、減圧ＣＶＤ(Chemical Vapor Deposi
tion)法により、３５０℃、３０パスカルの条件下でボ
ロンを含有した非晶質シリコン膜１２を堆積し、その後
同シリコン膜１２を加工し形成した。本シリコン膜１２
は、この状態では非晶質であり、かつ膜中の水素濃度も
小さいため極めて抵抗が高い。従ってＡｌ配線間は完全
に絶縁状態にある。これにレーザビームを照射しエネル
ギーを与えると非晶質シリコン膜１２'は多結晶状態と
なり、同時に不純物の活性化も完了して低抵抗の導電性
が得られる。この結果、Ａｌ配線間は導通状態となる。
ジシラン（Ｓｉ₂Ｈ₆）もしくはトリシラン（Ｓｉ₃Ｈ₆）
の少なくともいずれか一方とジボラン（Ｂ₂Ｈ₆）を原料
として用い、２００°Ｃ以上４００°Ｃ以下の温度範囲
で、減圧化学気相成長法により非晶質シリコン膜を堆積
する方法は特願平３−２０２９３１号に記載されてい
る。

【００２４】以下、図５の構造においてレーザビームを
照射した実験結果を詳細に示す。本プログラム素子Ｐを
形成する非晶質シリコン膜１２のレーザビーム照射前の
抵抗は１０¹⁰Ω以上であり、Ａｌ配線間は絶縁されてい
る。またＡｌ層１０と非晶質シリコン膜１２の接続点は
金属とシリコン膜の反応防止のためバリアメタル膜を敷
いている。この構造において上部より径１μｍのレーザ
ビームを３０ｎｓ照射したところ、シリコン膜１２'は
多結晶化し、その抵抗は２００Ωと照射前の１／１０⁷
になって、Ａｌ配線間は低抵抗状態となった。なお、レ
ーザビームのエネルギーは図１と同レベルであり、Ａｌ
膜やバリアメタル膜、もしくは層間絶縁膜や下地シリコ
ン基板に殆ど影響を及ぼさなかった。また図５に示すプ
ログラム素子Ｐは図１に示すシリコン膜１２のように非
晶質状態で不純物を含まない領域を設けることがないの
で、プログラム素子Ｐのレイアウトピッチ幅すなわちＡ
ｌ配線間ピッチを狭くできる可能性がある。

【００２５】以上、図１及び図５から本プログラム素子
Ｐにより構成された配線もしくは回路を半導体集積回路
内に配置しておき、上記高抵抗を低抵抗化する機能によ
って不良の電源線、配線もしくは回路ブロックをそのま
ま良好な電源線、配線もしくは回路ブロックに入れ替え
ることができる。例えば、半導体メモリ回路内のデコー
ダ回路に本素子Ｐを用いた予備のデコーダ回路を設け
て、相当する予備のメモリセルを備えておけば不良メモ
リセルの救済が可能となる。このように本発明によれば
エネルギーが小さく廉価なレーザ加工装置を用いて高抵
抗体を低抵抗の導体に変換することができる。またＡｌ
配線が多層化されると、従来型のプログラム素子ではさ
らに多結晶シリコン層までの距離が長くなり大きなパワ
ーを要求される。しかし、本素子Ｐは最終Ａｌ配線層上
で作製され、Ａｌ配線の多層化でも常に一定距離となる
ため、レーザエネルギーの処理条件を固定できる利点が
ある。

【００２６】図６に第３の実施例を示す。本実施例は電
源電流の一不良形態を救済する電源切替回路内蔵の半導
体集積回路装置の構成図である。同図を用いて本実施例
の概要を説明する。

【００２７】同図において２０はロジックセルもしくは
メモリセルのような機能セル、２２は電源切替部、２４
は最終Ａｌ配線層の上に作製された非晶質シリコン半導
体１２によるプログラム素子Ｐを含む電源切替回路、２
６は機能セル２０及び電源切替回路２４からなる機能ブ
ロック、２７はセルアレイ、２８は半導体集積回路装
置、さらにＶｃｃはメイン電源線、Vcc(1)〜Vcc(n)は各
列の複数セルに給電するサブ電源線をそれぞれ示す。同
図の半導体集積回路装置２８は１つ以上の機能ブロック
２６からなり、さらにそれらは複数のセルアレイと周辺
制御回路よりなる。また同図では機能セル２０が行方向
に配置される様子を示している。

【００２８】同図において電源電流の不良は、プロセス
のなんらかの原因で発生し、例えば機能セル２０の一部
もしくは信号線等がサブ電源線Vcc(1)〜Vcc(n)もしくは
接地線と短絡した場合、または機能セル２０の内部論理
が開放、短絡等で固定された場合等に生じるものと考え
られる。そこで、同図に示すように少なくともセルの行
方向レイアウトピッチ幅に応じて電源切替回路２４を配
置し、不良セルの救済と同様に電流不良に関与する行方
向のサブ電源線Vcc(1)〜Vcc(n)をプログラム素子Ｐのレ
ーザ照射で切り離す。これにより電流不良が救済でき
る。

【００２９】ここで電源切替回路２４を従来のプログラ
ム素子で構成する場合は以下のようになる。従来の一つ
のプログラム素子は半導体基板の底辺に形成され、プロ
グラムに必要なレーザエネルギーが大きく、加えて従来
素子の他の一つは溶断タイプであること、等からプログ
ラム素子と近傍の配線もしくは回路等とのアイソレーシ
ョン距離が必要になる。この結果、同プログラム素子の
繰返しレイアウトピッチ幅は１０μｍ程度となってい
る。従って、これまでの半導体集積回路装置２８ではプ
ログラム素子を含む電源切替回路の面積が大となり、行
方向単位に電源切替回路を挿入することが困難であっ
た。

【００３０】一方、プログラム素子Ｐに図１もしくは図
５に示す構造を用いると、同素子はチップ表面に近い最
終Ａｌ配線層上に配置され、レーザビームによっても近
傍の配線もしくは回路等へなんら影響を与えない低エネ
ルギーでプログラムできる。従って、プログラム素子Ｐ
のレイアウトピッチ幅は、レーザ加工装置のビームスポ
ット径で最寄りの他のプログラム素子Ｐに影響を及ぼさ
ない距離もしくは装置の位置合わせ精度等による程度に
小さくできる。例えばビームスポットの半径０.５μ
ｍ、位置合わせ精度±０.５μｍの場合はプログラム素
子Ｐのレイアウトピッチ幅を約１μｍに小さくできる。
従って、この小さなプログラム素子Ｐを含む電源切替回
路２４は、機能セル２０の行方向単位のレイアウトピッ
チ幅に応じて容易に配置できる。

【００３１】以上の構成では、行方向毎に電源切替回路
２４を挿入しているが，数行まとめてまた機能ブロック
２６を単位として電流不良を救済しても効果がある。さ
らに行方向の電源切替回路２４の配置が列方向に適用で
きることは言うまでもない。図７に第４の実施例を示
す。本実施例は図６の実施例を半導体メモリ回路に応用
した回路構成図である。同図において、図６と同一部分
には同一番号を付すことにより、説明を省略する他、４
０はメモリセル、３４は同セル４０の集合であるメモリ
セルアレイ、４８は同セル４０を行方向から選択するワ
ード線、３２は行デコーダ部、ｄ及び／ｄはセル情報の
読出し書込み信号線である列方向のビット線対、４２は
ビット線対ｄ,／ｄを選択する列スイッチ回路、４６は
同スイッチ回路４２の集合である列デコーダ部、ＣＤ及
び／ＣＤはセルの共通入出力信号線対、３８はビット線
負荷ＭＯＳ回路、４４はビット線負荷ＭＯＳ回路３８の
集合である負荷ＭＯＳ部、３６は電源切替回路、３０は
同回路３６の集合である電源切替部で構成される。さら
にＲは抵抗、Ｑｃはｐチャネル形ＭＯＳＦＥＴを示す。
一方、Vcc(1)〜Vcc(n)は電源切替回路３６の出力でビッ
ト線負荷ＭＯＳ回路３８及びメモリセル４０にそれぞれ
給電するサブ電源線、２８'は以上を含む半導体メモリ
回路を示す。

【００３２】同図を用いて不良電流が流れる電源線の救
済方法を簡単に説明する。通常、プログラム前のプログ
ラム素子Ｐは絶縁状態であるので、ｐチャネル形ＭＯＳ
ＦＥＴＱｃがオン状態でメモリセル４０の電源はサブ電
源線Vcc(1)〜Vcc(n)から供給されている。一方、プロセ
スのなんらかの原因で同図に示すＡのメモリセルが不良
の場合、ビット線もしくはメモリセル内の一部が接地線
等と短絡し、メモリセルもしくはビット線から接地に向
かって電流が流れる。そこでサブ電源線Vcc(2)を出力す
る電源切替回路３６のプログラム素子Ｐをレ−ザビーム
照射して、ｐチャネル形ＭＯＳＦＥＴＱｃをオフ状態に
する。この結果、サブ電源線Vcc(2)は切離され、不良に
よる電源電流が遮断される。

【００３３】なお同図では、特に正規なメモリセルと予
備のメモリセルで電源切替回路の有無を区分していな
い。しかし予備のメモリセル列数は、正規メモリセルの
セル列に比べその数が微々たるものである。このため電
流不良の発生確率は小と考えられる。従って、予備メモ
リセルの給電はメイン電源線Ｖｃｃでも良い。

【００３４】一方、電源切替部３０は同図ではメモリア
レイ３４の上部負荷ＭＯＳ部４４側に配置しているが列
デコーダ部４６側でも良く、その場合は不良セルの存在
するビット線の非活性化と電源切替を同一のプログラム
素子で兼用できる。これにより、電源線と不良ビット線
の切離しが一度のレーザビーム照射で可能となる。なお
メモリセル４０の高抵抗負荷に接続される電源はその高
抵抗を介して流れる電流が全体の動作電流に比べて微々
たる物なのでメイン電源Ｖｃｃで直接給電しても良い。
その場合は負荷ＭＯＳ回路３８がサブ電源線Vcc(1)〜Vc
c(n)の給電対象になる。

【００３５】以上、図６、図７の実施例により、半導体
集積回路装置の電流不良品が救済できるためウェーハ歩
留まりが向上する。従って、今後さらに大容量化される
半導体集積回路装置に有効な救済手段を提供できる。な
お電源線の分割単位は、機能セルの列もしくは行もしく
はブロック単位としているが、それらは少なくとも１つ
以上の機能セルからなるものであり、その配置構成等を
限定するものではない。また電源線の分割階層は本実施
例のメインとサブにに限定することなく、多階層にして
も良い。さらに電源切替回路２４と同様な手段によって
不良の存在する配線が切断されることは勿論可能であ
る。

【００３６】図８に第５の実施例を示す。同図は救済テ
スト機能を内蔵した半導体メモリ回路装置の構成図であ
る。同図において、図７と同一部分には同一番号を付す
ことにより、説明を省略する他、５０はテスト回路、５
２は入出力回路、５４はテスト起動信号、５６はアドレ
ス及び制御信号、５８はデータ入出力及び制御信号、６
０は内部データ入出力信号、６２は外部とのデータ入出
力信号線を示す。

【００３７】本実施例は図７にテスト回路５０を加え
て、不良となるメモリセル列の電源切替回路３０の検出
位置を出力する入出力回路５２で構成したものである。
テスト回路５０は外部制御信号もしくは内部で発生する
テスト起動信号５４で活性化され、アドレス及び制御信
号５６、データ入出力及び制御信号５８を発生し、入出
力回路５２でマルチプレクスされ発生した内部データ入
出力信号６０で半導体メモリ回路２８’を評価、不良セ
ルの位置もしくは電流不良のセル列を検出する。この不
良セル列位置は、同装置のデータ入出力信号線６２で外
部に出力される。さらに、同装置のプログラム素子はこ
の結果をもとにレーザ加工装置と連動して処理される。
本実施例によると、従来のようにテスト装置で評価し
て、さらにレーザ加工装置で処理するというウェーハの
再設定時間を大幅に短縮できる。また、予備メモリセル
による不良メモリセルの救済処置等も同様に処理できる
ことは言うまでもない。なお、実験からはメモリセルの
ファンクション不良のセル列位置と電流不良のセル列位
置の一致がみられので、同時に救済しても良い。もちろ
ん同メモリ回路装置にセル列単位の不良電流検出手段を
挿入しても良い。

【００３８】また半導体メモリ集積回路装置２８'に内
蔵する予備メモリセルは、そのセルの良否が予備メモリ
セル側と正規メモリセル側でチェック可能なように、同
装置にテストモード設定回路を付加しても良い。例え
ば、このモード設定は上記メモリ集積回路２８'の外部
入出力信号ピンの入力情報とメモリ制御信号との論理で
なされ、これによりモード設定用の新しいピンを設ける
必要がなくなる。さらにテストモードの設定は本発明の
プログラム素子Ｐを用いても可能である。その際、１つ
のプログラム素子Ｐで行なう場合は、まず予備メモリセ
ルを評価確認して、その後プログラム素子Ｐをプログラ
ミングしてテストモードを変更し、さらに正規メモリセ
ルの評価を行なう。いっぽう、プログラム素子Ｐを複数
備えた場合は少なくとも２ビットのテストモード設定が
できるため、上記動作に加えて予備メモリセル、正規メ
モリセルの再評価も可能である。

【００３９】図９に第６の実施例を示す。同図は図６に
おける電源切替の具体的な回路例を示すものである。Ｑ
１,Ｑ１'はｐチャネル形ＭＯＳＦＥＴ、Ｑ２,Ｑ２'はｎ
チャネル形ＭＯＳＦＥＴ、Ｐはプログラム素子、Ｒは抵
抗、またサブ電源線Vcc(1),Vcc(2)は図８の機能セル列
のそれぞれの電源線を示す。

【００４０】通常、プログラム素子Ｐは絶縁状態で、抵
抗Ｒの値より十分大である。このため、ｐチャネル形Ｍ
ＯＳＦＥＴ(Ｑ１,Ｑ１')はオン状態、ｎチャネル形ＭＯ
ＳＦＥＴ(Ｑ２,Ｑ２')がオフ状態であり、サブ電源線Vc
c(1)、Vcc(2)にはメイン電源Ｖｃｃが接続される。一
方、電流不良時はプログラム素子Ｐをレ−ザビームで照
射する。この結果、プログラム素子Ｐの抵抗値は抵抗Ｒ
に比べて十分小さく高レベルとなる。従ってｐチャネル
形ＭＯＳＦＥＴ(Ｑ１,Ｑ１')はオフされメイン電源線Ｖ
ｃｃを切離し、ｎチャネル形ＭＯＳＦＥＴ(Ｑ２,Ｑ２')
がオンして、機能セル２０のサブ電源線Vcc(1),Vcc(2)
を接地する。以上により、不良の電流は遮断され、かつ
サブ電源線のフローティングを防止できる。なお本実施
例では、２つのセル列に１個のプログラム素子Ｐを設け
たが、複数のセル列毎にプログラム素子を設けることは
もちろん可能である。これにより、さらに半導体集積回
路に占める救済回路の面積を少なくできる。

【００４１】図１０に第７の実施例を示す。同図は図７
に示した半導体メモリ集積回路の一部の機能ブロック領
域を模擬的に示す簡易断面図である。６４はメモリセル
アレイ部、６６は負荷ＭＯＳ部、６８は電源切替部、７
０は配線他の周辺回路領域を示している。電源切替部６
８は、図７の電源切替回路３６のＭＯＳＦＥＴからなる
回路部が負荷ＭＯＳ部６６と配線他の周辺回路領域７０
の間に配置される。また同回路３６のプログラム素子Ｐ
は、半導体基板の最上位メタル配線上部層に配置され、
かつエネルギーが小さいことから半導体基板下辺もしく
は周辺に対する影響もなく、メモリセルアレイ部６４も
しくは配線他の周辺回路領域７０上にレイアウトでき
る。

【００４２】以上のように本発明のプログラム素子は半
導体メモリ集積回路のチップ上をプログラムエリアとし
て有効に利用できるので、救済回路の付加によって生じ
るチップの面積増加を従来のプログラム素子を用いた救
済回路より抑えることができる。さらにプログラム素子
をチップ上部に自由に配置できることから、レーザ加工
装置の位置合わせ精度などを大幅に緩和でき、ＭＯＳＦ
ＥＴ等の素子が縮小され大容量化した場合でも十分活用
できる。

【００４３】図１１に第８の実施例を示す。同図は半導
体集積回路装置の外部からプログラムすることにより情
報"０","１"を出力するデータ設定回路である。同図に
おいて、前記と同一部分には同一番号を付すことによ
り、説明を省略する他、Ｑ３、Ｑ４、はｐチャネル形Ｍ
ＯＳＦＥＴ、Ｑ５はｎチャネル形ＭＯＳＦＥＴ、７２は
プログラムにより低レベル"０","１"の高レベルに変化
する端子、７４は端子７２の反転出力であるデータ出力
端子を示す。通常、端子７２はプログラム素子Ｐが絶縁
状態であり抵抗Ｒにより低レベルに落され、出力端子７
４は高レベルを出力する。一方、プログラム素子をレー
ザ照射すると出力７４はプログラム素子Ｐの抵抗が抵抗
Ｒより十分小さくなり端子７２が高レベルとなり、その
出力端子７４は低レベルを保持する。さらに、出力デー
タはｐチャネルＭＯＳＦＥＴＱ３によりフィードバック
されラッチされる。従って、外乱等に強いデータ設定回
路になる。なお、同図のチャネル形ＭＯＳＦＥＴＱ３が
ない状態でも動作可能なことは言うまでもない。例えば
本実施例は救済回路に用いられる外部アドレスと内部ア
ドレスの一致比較回路に使用できる。また、本実施例は
ボンディングセレクション等の半導体集積回路装置の動
作モード変更にも活用できる。このように本実施例によ
れば、前者の救済回路は本発明のプログラム素子により
小型化でき、また後者では半導体集積回路装置に設けた
ボンディングパッドを無くすことができるので、さらに
チップ面積が低減できる。

【００４４】図１２に第９の実施例を示す。同図は半導
体集積回路装置に設けた抵抗値を可変設定する抵抗値ト
リミング回路である。同図において、７６はトリミング
時の抵抗値を伝える信号線、ｒは抵抗、Ｐs1,Ｐs2は本
発明のプログラム素子Ｐを示す。またＰo1,Ｐo2は同様
に本発明のプログラム素子Ｐであるが、実際にトリミン
グする以前に同素子をレーザの低エネルギーで低抵抗化
させる。その後は、前者のプログラム素子Ｐs1,Ｐs2と
異なりレーザエネルギーを大として、照射で強制的に溶
断させるプログラム素子Ｐとして使用する。

【００４５】トリミングでは、プログラム前のプログラ
ム素子Ｐs1,Ｐs2は絶縁状態であり、プログラム素子Ｐo
1,Ｐo2は低抵抗状態にある。従って、信号線７６と接地
間では抵抗ｒのほぼ３倍の抵抗値を示す。次に同抵抗値
は、プログラム素子Ｐo1,Ｐo2を順次レーザ照射で溶断
するとそれぞれの端子間は開放され、抵抗ｒのほぼ４
倍、５倍と変更できる。さらに、同抵抗値はプログラム
素子Ｐs1,Ｐs2を順次レーザ照射で低抵抗化すること
で、再びｒのほぼ４倍、３倍に戻すことができる。この
ように本発明のプログラム素子は従来のような溶断する
プログラム素子で単純に抵抗値を増加するだけの設定回
路から、設定値を上下可変できる設定回路を構築でき
る。従って、本実施例により基準レベル設定等のトリミ
ング操作は抵抗値の再設定も可能となる。なおプログラ
ム素子Ｐo1,Ｐo2は溶断により飛散し、周辺回路とのア
イソレーションが必要になる。しかし同素子Ｐo1,Ｐo2
は、図５の実施例において、プログラム素子Ｐを負荷Ｍ
ＯＳ部、行、列デコーダ等の狭いセルピッチ幅に挿入し
た場合と異なり、十分配置に余裕ある周辺回路に配置さ
れるため問題はない。

【００４６】図１３に第１０の実施例を示す。同図は本
発明のプログラム素子を用いたデータ読出し回路の構成
図を示す。Ｑ10,Ｑ11,Ｑ12はｎチャネル形ＭＯＳＦＥ
Ｔ、Ｑ13,Ｑ14はｐチャネル形ＭＯＳＦＥＴを示す。ｄ,
／ｄはビット線、ビット線バーのビット線対、ＳＡはラ
ッチ形センスアンプを示す。また８０はｐチャネル形Ｍ
ＯＳＦＥＴＱ13,Ｑ14のゲート端子、Ｖｐはビット線対
ｄ,／ｄのプリチャージ電源、／φｐｃはプリチャージ
活性信号を示す。さらにＶｃｃ(ｐｕｌｓｅ)及びＶｓｓ
(ｐｕｌｓｅ)はビット線の微小信号を増幅するためのラ
ッチ形センスアンプＳＡの活性パルスであり、前者は、
電源Ｖｃｃに引き上げられ、後者は接地に引き下げられ
る。

【００４７】ここでｎチャネル形ＭＯＳＦＥＴＱ10,Ｑ1
1,Ｑ12はビット線対ｄ,／ｄを等しいレベルにプリチャ
ージし、平衡化するプリチャージ回路を構成する。また
ｐチャネル形ＭＯＳＦＥＴＱ13,Ｑ14は同プリチャージ
回路及びラッチ形センスアンプＳＡを接続もしくは切離
しするものである。

【００４８】通常、同図の抵抗Ｒはプログラム前のプロ
グラム素子Ｐの抵抗より十分大きく、ゲート端子８０が
低レベルであり、ｐチャネル形ＭＯＳＦＥＴＱ13,Ｑ14
はオン状態にある。例えばビット線対ｄ,／ｄに関連し
て、電流不良が生じた場合、それに関連するビット線対
のプログラム素子をレーザ照射により低抵抗化させる。
この結果、抵抗Ｒはプログラム素子の抵抗値より十分大
となり、ｐチャネルＭＯＳＦＥＴＱ13,Ｑ14をオフ状態
とする。この結果プリチャージ電位Ｖｐもしくはパルス
Ｖｃｃ(ｐｕｌｓｅ)から流れる不良電流パスを遮断でき
る。

【００４９】以上、本発明の構成と動作を説明した。本
発明の骨子は半導体集積回路装置のプログラム素子の構
造と同素子を用いた各種回路構成に関するものであり、
その構成する回路、素子等を限定するものではない。ま
た、本発明のプログラム素子は本実施例で述べた電源救
済回路以外の従来のプログラム素子で可能であった各種
救済回路に応用できる。さらに同素子は救済回路以外の
機能向上に活用できる。それらはロジックＬＳＩである
ゲートアレー、マイクロプロセッサもしくはニューロＬ
ＳＩ、アナログＬＳＩ等に於いても十分適用される。例
えば、本プログラム素子は小型であるのでロジック、ア
ンプ回路等の任意箇所挿入が可能になり、配線の切離し
及び接続等に利用できる。また入出力ビット構成(×
１、×２・・・×ｎ)の変更、制御信号の機能変更、半
導体集積回路装置のテストモード設定、ＷＳＩ(Wafer S
cale Integration)の複数ブロックチップにわたる配線
接続、もしくは配線切離し等に活用できる。さらにデコ
ーダ回路自体を本プログラム素子で構築すれば、最初の
テストは従来同様のデコーダ構成で動作させ、不良メモ
リセルの位置を把握し、これを元に外部よりエネルギー
ビ−ム、例えばレーザ等で上記デコーダ内のプログラム
素子を活性化させる。これにより、不良メモリセルを避
けたアクセスが可能になる。同プログラム素子の活性化
はレーザに限定するものでなく、エネルギービ−ムであ
れば良く，例えばＦＩＢ(Focused Ion Beam)等も考えら
れる。

【００５０】また上記実施例では特にＳＲＡＭの構成を
例に説明したが、他の半導体メモリ集積回路装置である
ＤＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、バイポーラＲＡ
ＭまたはロジックＬＳＩのオンチップＲＡＭ等について
も上記実施例で示した同様の効果を期待できる。また本
プログラム素子は、同装置に公知のアドレス比較形、デ
コーダ比較形の救済回路用プログラム素子として利用で
きる。その場合はプログラム素子の小型化により占有面
積の大幅低減が可能になる。なお、特に電源切替回路の
付加による面積増加は考えられるが、それらは大容量半
導体集積回路装置における不良電流の減少によって得ら
れるウェーハ歩留まりの向上という利益に比べて無視し
得るものである。なお本プログラム素子は、その集積回
路装置に救済が施されたか否かを知る検知用の素子とし
て活用できることは勿論である。さらに、本実施例で示
した各種回路は電源の正負極何れも切離し接続可能であ
り、またｐチャネル形ＭＯＳＦＥＴ、ｎチャネル形ＭＯ
ＳＦＥＴを逆にしても、電源関係を全て反対にすること
で同様の動作が可能なことは言うまでもない。一方、抵
抗値トリミングにおいては、その抵抗の段数を適当に増
減することによって所望の値に可変設定できる。またト
リミングでは抵抗ｒの変わりに容量、インダクタンス等
の受動素子もしくは能動素子であるＭＯＳＦＥＴ等を接
続し、ドレイン端子もしくはソース端子の接続切離し制
御等を行なっても良い。

【００５１】

【発明の効果】本発明のプログラム素子は低レベルのレ
ーザエネルギーでプログラムされ、同素子を形成するシ
リコン膜やＡＬ配線の溶融がないので小型化できる。ま
た小型化できるため半導体集積回路装置の機能セル列、
行もしくはブロック毎に電源切替による不良電流の救済
回路を容易に付加できる。さらに従来のファンクション
不良救済回路も小さくなるため、チップサイズを大きく
することなく救済回路を多数付加でき、ウェーハ歩留ま
りが向上する効果がある。

【００５２】さらに、プログラム層が最終メタル配線上
に形成できることからプログラム素子をチップ全体に配
置でき、その結果としてレイアウトピッチ幅を緩和でき
る。従って、プログラムに用いるレーザ加工装置として
は低パワーかつ低精度の安価な装置を使用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるプログラム素子の
構造図である。

【図２】本発明に先立って本発明者等によって検討され
たプログラム素子の構造図である。

【図３】本発明に先立って本発明者等によって検討され
たプログラム素子の構造図である。

【図４】電源電流不良状態を説明する半導体メモリ集積
回路装置である。

【図５】本発明の第２の実施例を説明するプログラム素
子の構造図である。

【図６】本発明の実施例の電源切替回路内蔵の半導体集
積回路装置の構成図である。

【図７】図６の実施例を半導体メモリ集積回路装置に応
用した回路構成図である。

【図８】本発明の実施例による救済テスト機能を内蔵し
た半導体メモリ集積回路装置の構成図である。

【図９】図６の実施例の電源切替の具体的な回路例を示
す回路図である。

【図１０】図７に示した半導体集積回路装置の機能ブロ
ック領域を模擬的に示す簡易断面図である。

【図１１】本発明の実施例による半導体集積回路装置の
外部からプログラムすることにより情報"０","１"を出
力するデータ設定回路の回路図である。

【図１２】本発明の実施例による半導体集積回路装置に
設けた抵抗値を可変設定する抵抗値トリミング回路の回
路図である。

【図１３】本発明の実施例によるプログラム素子を用い
たデータ読出し回路の回路図である。

【符号の説明】

Ｐ,Ｐs1,Ｐs2,Ｐo1,Ｐo2…プログラム素子、２…半導体
基板、４,６,８…層間絶縁膜、１０…パッシベーション
膜、１６,１８…ＡＬ配線層、１２…プログラム素子Ｐ
の配線層であり、プログラム前の非晶質シリコン膜、１
２'…プログラム素子Ｐの配線層であり、プログラム後
の多結晶シリコン膜、２０…機能セル、２２,６８…電
源切替部、２４,３６…電源切替回路、２６…機能ブロ
ック、２７…機能セルアレイ、２８…半導体集積回路装
置、Ｖｃｃ…メイン電源線、Vcc(1)〜Vcc(n)…複数セル
に給電するサブ電源線、４０…メモリセル、３４,６４
…メモリセルアレイ、４８…ワード線、３２…行デコー
ダ部、ｄ,／ｄ…ビット線、ビット線バー、４２…列ス
イッチ、４６…列デコーダ部、３８…負荷ＭＯＳ回路、
４４,６６…負荷ＭＯＳ部、３０…電源切替部、Ｒ,ｒ…
抵抗、Ｑｃ,Ｑ１,Ｑ１',Ｑ３,Ｑ４,Ｑ13,Ｑ14…ｐチャ
ネル形ＭＯＳＦＥＴ、２８'…半導体メモリ集積回路装
置、ＣＤ,／ＣＤ…共通入出力信号線、共通入出力信号
線バー、５０…テスト回路、５２…入出力回路、５４…
テスト起動信号、Ｑ２,Ｑ２',Ｑ５,Ｑ10,Ｑ11,Ｑ12…ｎ
チャネル形ＭＯＳＦＥＴ、５６…アドレス及び制御信
号、５８…データ入出力及び制御信号、６０…内部デー
タ入出力信号、６２…外部とのデータ入出力信号線、７
０…配線他の周辺回路領域、７２…端子、７４…出力端
子、８０…ゲート端子、１４…レーザビーム、ＳＡ…ラ
ッチ形センスアンプ、Ｖｐ…プリチャージ電源、／φｐ
ｃ…プリチャージ活性信号、Ｖｃｃ(ｐｕｌｓｅ),Ｖｓ
ｓ(ｐｕｌｓｅ)…センスアンプ活性パルス

Claims

【特許請求の範囲】

【請求項１】プログラム可能な半導体集積回路装置にお
いて、該装置のプログラム配線層がレーザ等の外部エネ
ルギー照射により高抵抗状態から低抵抗状態に変化する
ことで回路的に情報"０","１"を設定するプログラム素
子であり、該プログラム素子が非晶質シリコン半導体で
形成されたことを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置におい
て、上記プログラム素子がボロン等不純物を含む非晶質
シリコン半導体で構成されたことを特徴とする半導体集
積回路装置。
【請求項３】請求項１記載の半導体集積回路装置におい
て、上記プログラム素子が最終メタル配線層の加工以降
に作られることを特徴とする半導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置におい
て、該装置の機能セル不良もしくは電源電流不良を救済
する救済回路が、上記プログラム素子で構成されたこと
を特徴とする半導体集積回路装置。
【請求項５】請求項１記載の半導体集積回路装置におい
て、上記非晶質シリコン半導体からなるプログラム素子
が不純物を含む領域で不純物を含まない領域を挟むよう
に構成することを特徴とする半導体集積回路装置。
【請求項６】請求項１記載の半導体集積回路装置におい
て、上記装置が少なくとも１つのメモリセルと該セルの
読出し書込み制御回路から構成されたことを特徴とする
半導体集積回路装置。
【請求項７】請求項１記載の半導体集積回路装置におい
て、少なくとも１つの配線を切離す配線の切替回路が上
記プログラム素子で構成されることを特徴とする半導体
集積回路装置。
【請求項８】請求項１記載の半導体集積回路装置におい
て、メイン電源線から少なくとも１つのサブ電源線を切
離す電源線の電源切替回路が上記プログラム素子で構成
されることを特徴とする半導体集積回路装置。
【請求項９】複数のロジックセルを配置したロジックセ
ルアレイからなる半導体集積回路装置において、少なく
とも該セルアレイの行方向もしくは列方向もしくはセル
ブロック毎にメイン電源線からサブ電源線に分割し、そ
の分割に応じてサブ電源線を切離す少なくとも１つの電
源切替回路を具備することを特徴とする半導体集積回路
装置。
【請求項１０】請求項９記載の半導体集積回路装置にお
いて、上記装置の該電源切替回路が少なくとも非晶質シ
リコン半導体によるプログラム素子で構成されたことを
特徴とする半導体集積回路装置。
【請求項１１】複数のメモリセルを配置したメモリセル
アレイと、該メモリセルを行方向で選択する行デコーダ
と、列方向で選択する列デコーダと、該メモリセルの読
出し書込み信号線であるビット線の負荷ＭＯＳＦＥＴ
と、読出し書込み制御回路と、それらの制御回路からな
る半導体集積回路装置において、少なくとも該メモリセ
ルの行方向もしくは列方向もしくは該メモリセルのブロ
ック単位毎に給電する分割されたサブ電源線と、その分
割に応じて該電源線をメイン電源線と切離す少なくとも
１つの電源切替回路を具備することを特徴とする半導体
集積回路装置。
【請求項１２】請求項１１記載の半導体集積回路装置に
おいて、上記装置の電源切替回路が少なくとも非晶質シ
リコン半導体によるプログラム素子で構成されることを
特徴とする半導体集積回路装置。
【請求項１３】請求項１記載の半導体集積回路装置にお
いて、該プログラム素子が該装置の半導体基板のメモリ
セルアレイの上部もしくは配線を含む周辺回路領域の上
部に少なくとも配置構成されることを特徴とする半導体
集積回路装置。
【請求項１４】請求項１記載の半導体集積回路装置にお
いて、情報 "０”, "１”を出力するデータ設定回路が
該プログラム素子で構成されることを特徴とする半導体
集積回路装置。
【請求項１５】請求項１記載の半導体集積回路装置にお
いて、入出力ビット構成(×１、×２・・・×ｎ)の変更
回路が該プログラム素子で構成されることを特徴とする
半導体集積回路装置。
【請求項１６】請求項１記載の半導体集積回路装置にお
いて、メモリ制御信号の機能変更回路が該プログラム素
子で構成されることを特徴とする半導体集積回路装置。
【請求項１７】請求項１記載の半導体集積回路装置にお
いて、抵抗値を可変設定する抵抗値トリミング回路が該
プログラム素子で構成されることを特徴とする半導体集
積回路装置。
【請求項１８】請求項１記載の半導体集積回路装置にお
いて、正規メモリのテスト及び予備メモリのテストのテ
ストモード設定回路が該プログラム素子で構成されるこ
とを特徴とする半導体集積回路装置。
【請求項１９】請求項４記載の半導体集積回路装置にお
いて、外部アドレスと内部アドレスを比較する一致比較
回路が該プログラム素子で構成されることを特徴とする
半導体集積回路装置。
【請求項２０】請求項１記載の半導体集積回路装置にお
いて、ＷＳＩ(Wafer Scale Integrat-ion)の複数ブロッ
クチップ間配線の接続もしくは切離し等の回路が該プロ
グラム素子で構成されることを特徴とする半導体集積回
路装置。
【請求項２１】チップ上に予め配置されたプログラム素
子を有する半導体集積回路装置において、該プログラム
素子を非晶質シリコン半導体で構成することを特徴とす
る半導体集積回路装置の構成方法。
【請求項２２】請求項２１記載の半導体集積回路装置の
構成方法において、データ設定回路の情報 "０”, "
１”が該プログラム素子のプログラミングで設定される
ことを特徴とする半導体集積回路装置の構成方法。
【請求項２３】請求項２１記載の半導体集積回路装置の
構成方法において、入出力ビット構成(×１、×２・・
・×ｎ)の変更が該プログラム素子のプログラミングで
設定されことを特徴とする半導体集積回路装置の構成方
法。
【請求項２４】請求項２１記載の半導体集積回路装置の
構成方法において、メモリ制御信号の機能変更が該プロ
グラム素子のプログラミングで設定されることを特徴と
する半導体集積回路装置の構成方法。
【請求項２５】請求項２１記載の半導体集積回路装置の
構成方法において、抵抗値トリミング回路の抵抗値が該
プログラム素子のプログラミングで設定されることを特
徴とする半導体集積回路装置の構成方法。
【請求項２６】請求項２１記載の半導体集積回路装置の
構成方法において、正規メモリのテスト及び予備メモリ
のテストのテストモード設定が該プログラム素子のプロ
グラミングで設定されることを特徴とする半導体集積回
路装置の構成方法。
【請求項２７】請求項２１記載の半導体集積回路装置の
構成方法において、上記プログラム素子で救済回路が構
成され、該救済回路の外部アドレスと内部アドレスの一
致比較が該プログラム素子のプログラミングで設定され
ることを特徴とする半導体集積回路装置の構成方法。
【請求項２８】請求項２１記載の半導体集積回路装置の
構成方法において、ＷＳＩの複数ブロックチップ間配線
の接続もしくは切離し等が該プログラム素子のプログラ
ミングで設定されることを特徴とする半導体集積回路装
置の構成方法。
【請求項２９】請求項１１記載の半導体集積回路装置に
おいて、上記装置のサブ電源線が少なくともビット線の
負荷ＭＯＳＦＥＴと接続され、該サブ電源線と上記装置
のメイン電源線とを切離す少なくとも１つの電源切替回
路を具備することを特徴とする半導体集積回路装置。
【請求項３０】請求項１記載の半導体集積回路装置にお
いて、該プログラム素子をレーザ等の外部エネルギーの
照射で高抵抗状態から低抵抗状態に変化させ、さらに該
プログラム素子を溶断することにより、該低抵抗状態の
該プログラム素子を絶縁状態に変化させ情報"０"，"１"
の再設定を可能とする半導体集積回路装置。
【請求項３１】請求項１，３０記載の半導体集積回路装
置において、該プログラム素子と情報"０"，"１"の再設
定を可能とするプログラム素子とを併用することを特徴
とする半導体集積回路装置。