JPH11191614A - アンチフューズを有する半導体記憶デバイス - Google Patents
アンチフューズを有する半導体記憶デバイスInfo
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Abstract
(57)【要約】
【課題】アンチフューズのための薄膜製造工程を追加し
ないで済む半導体記憶デバイスを提供する。 【解決手段】半導体基板３０上に形成された第１のポリ
シリコン薄膜３７と、その表面に立設された第２のポリ
シリコン薄膜３９とで一方の電極が形成され、その表面
に形成された誘電体薄膜と第２の電極とで記憶セル内の
キャパシタ１１が構成された半導体記憶デバイスについ
て、キャパシタ１１と同じ構造のアンチフューズ１２を
設ける。追加する薄膜が無いので、製造コストが低くて
済み、また、アンチフューズ１２の配置も容易である。
第２のポリシリコン薄膜３９を立設させず、第１のポリ
シリコン薄膜３９表面に形成してアンチフューズ１３を
構成してもよい。
ないで済む半導体記憶デバイスを提供する。 【解決手段】半導体基板３０上に形成された第１のポリ
シリコン薄膜３７と、その表面に立設された第２のポリ
シリコン薄膜３９とで一方の電極が形成され、その表面
に形成された誘電体薄膜と第２の電極とで記憶セル内の
キャパシタ１１が構成された半導体記憶デバイスについ
て、キャパシタ１１と同じ構造のアンチフューズ１２を
設ける。追加する薄膜が無いので、製造コストが低くて
済み、また、アンチフューズ１２の配置も容易である。
第２のポリシリコン薄膜３９を立設させず、第１のポリ
シリコン薄膜３９表面に形成してアンチフューズ１３を
構成してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに用
いられるアンチフューズにかかり、特に、半導体記憶デ
バイスに適したアンチフューズに関する。
いられるアンチフューズにかかり、特に、半導体記憶デ
バイスに適したアンチフューズに関する。
【０００２】
【従来の技術】現在の半導体デバイスは、非常に大きな
集積度になっており、そのため、一部分の不良回路によ
って半導体デバイス全体が不良品とならないように、予
め冗長回路を設けておき、検査工程で判明した不良回路
を冗長回路に切換える技術が用いられている。
集積度になっており、そのため、一部分の不良回路によ
って半導体デバイス全体が不良品とならないように、予
め冗長回路を設けておき、検査工程で判明した不良回路
を冗長回路に切換える技術が用いられている。
【０００３】不良回路を冗長回路に切換える際には、一
般に、半導体デバイス内に予めフューズを設けておき、
不良回路に対応するフューズにレーザビームを照射して
切断し、フューズの状態によってプログラミングを行
い、実際の動作時に、冗長回路に切換える技術が用いら
れている。
般に、半導体デバイス内に予めフューズを設けておき、
不良回路に対応するフューズにレーザビームを照射して
切断し、フューズの状態によってプログラミングを行
い、実際の動作時に、冗長回路に切換える技術が用いら
れている。
【０００４】しかしながら、半導体デバイスの集積度の
向上により、配線幅が狭くなっているのに対し、レーザ
ビームスポットは小さくできないため、フューズを近接
配置できないという問題がある。
向上により、配線幅が狭くなっているのに対し、レーザ
ビームスポットは小さくできないため、フューズを近接
配置できないという問題がある。
【０００５】そのため、近年では、半導体デバイスにア
ンチフューズを設けておき、所定電圧を印加すること
で、不良回路に対応するアンチフューズを短絡させ、プ
ログラムを行う技術が注目されている。
ンチフューズを設けておき、所定電圧を印加すること
で、不良回路に対応するアンチフューズを短絡させ、プ
ログラムを行う技術が注目されている。
【０００６】図１８は、従来技術のアンチフューズの一
例であり、下層の配線２１１と、その表面に形成された
絶縁性薄膜上の上層配線２１２とを、それぞれ回路モジ
ュール２２１、２２２に接続し、下層配線２１１と上層
配線２１２の交差部分をアンチフューズ２０５とし、不
良回路に対応するアンチフューズ２０２に所定の絶縁破
壊電圧(５〜２０Ｖ)を印加し、そのアンチフューズ２０
５の下層配線２１１と上層配線２１２とで挟まれた部分
の絶縁性薄膜間を破壊し、下層配線２１１と上層配線２
１２とを短絡させ、回路モジュール２２１、２２２内の
所望の回路ブロックを下層配線２１１と上層配線２１２
にそれぞれ接続させることで、不良回路の救済を行って
いた。
例であり、下層の配線２１１と、その表面に形成された
絶縁性薄膜上の上層配線２１２とを、それぞれ回路モジ
ュール２２１、２２２に接続し、下層配線２１１と上層
配線２１２の交差部分をアンチフューズ２０５とし、不
良回路に対応するアンチフューズ２０２に所定の絶縁破
壊電圧(５〜２０Ｖ)を印加し、そのアンチフューズ２０
５の下層配線２１１と上層配線２１２とで挟まれた部分
の絶縁性薄膜間を破壊し、下層配線２１１と上層配線２
１２とを短絡させ、回路モジュール２２１、２２２内の
所望の回路ブロックを下層配線２１１と上層配線２１２
にそれぞれ接続させることで、不良回路の救済を行って
いた。
【０００７】また、図１９の符号２５１に示したもの
は、シリコン基板２５０中に形成した拡散層であり、両
端部分を薄膜配線２４１に接続されており、拡散層２５
１上には、絶縁性薄膜であるＯＮＯ薄膜(オキサイド・
ナイトライド・オキサイド薄膜)２５３が形成され、該
ＯＮＯ薄膜２５３上には、両端を薄膜配線２４２に接続
されたポリシリコン薄膜２５２が形成されており、拡散
層２５１とポリシリコン薄膜２５２の交差部分でアンチ
フューズ２４５が構成されている。
は、シリコン基板２５０中に形成した拡散層であり、両
端部分を薄膜配線２４１に接続されており、拡散層２５
１上には、絶縁性薄膜であるＯＮＯ薄膜(オキサイド・
ナイトライド・オキサイド薄膜)２５３が形成され、該
ＯＮＯ薄膜２５３上には、両端を薄膜配線２４２に接続
されたポリシリコン薄膜２５２が形成されており、拡散
層２５１とポリシリコン薄膜２５２の交差部分でアンチ
フューズ２４５が構成されている。
【０００８】そのアンチフューズ２４５のＡ−Ａ線截断
面図を図２０に示す。アンチフューズ２４５を短絡させ
る際には、２本の配線２４１、２４２間に所定電圧を印
加し、拡散層２５１とポリシリコン薄膜２５２間のＯＮ
Ｏ薄膜２５３を破壊し、配線２４１、２４２間を短絡さ
せている。
面図を図２０に示す。アンチフューズ２４５を短絡させ
る際には、２本の配線２４１、２４２間に所定電圧を印
加し、拡散層２５１とポリシリコン薄膜２５２間のＯＮ
Ｏ薄膜２５３を破壊し、配線２４１、２４２間を短絡さ
せている。
【０００９】上記のような、電気的に短絡させるアンチ
フューズでは、レーザビームを用いる必要がないため、
アンチフューズ間を近接配置することができ、チップ占
有面積も小さくて済む。
フューズでは、レーザビームを用いる必要がないため、
アンチフューズ間を近接配置することができ、チップ占
有面積も小さくて済む。
【００１０】また、レーザビームによって切断するフュ
ーズに比べると、破壊面が半導体デバイスの表面に露出
しないため、破壊面からの水分や不純物の侵入がなく、
高信頼性の半導体デバイスを得ることができる。
ーズに比べると、破壊面が半導体デバイスの表面に露出
しないため、破壊面からの水分や不純物の侵入がなく、
高信頼性の半導体デバイスを得ることができる。
【００１１】しかしながら、上述のようなアンチフュー
ズ２０５、２４５を半導体記憶デバイスに用いる場合に
は、記憶セルや周辺回路を形成するためのプロセス工程
とは別個に、アンチフューズ２０５、２４５を形成する
ための専用の薄膜が必要になる。そのため、プロセス工
程が増加しコスト高になる。また、用いる薄膜が増加す
る結果、歩留まりが低下するという問題がある。
ズ２０５、２４５を半導体記憶デバイスに用いる場合に
は、記憶セルや周辺回路を形成するためのプロセス工程
とは別個に、アンチフューズ２０５、２４５を形成する
ための専用の薄膜が必要になる。そのため、プロセス工
程が増加しコスト高になる。また、用いる薄膜が増加す
る結果、歩留まりが低下するという問題がある。
【００１２】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、薄膜製造工程の追加を必要としないアンチフュ
ーズを有する半導体記憶デバイスを提供することにあ
る。
の不都合を解決するために創作されたものであり、その
目的は、薄膜製造工程の追加を必要としないアンチフュ
ーズを有する半導体記憶デバイスを提供することにあ
る。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板に形成された第
１の電極と、前記第１の電極表面に形成された誘電体薄
膜と、前記誘電体薄膜表面に形成された第２の電極とで
構成されたキャパシタを、充電又は放電させるとデータ
の記憶が行えるように構成された半導体デバイスであっ
て、前記第１、第２の電極と前記誘電体薄膜とで構成さ
れたアンチフューズと、前記アンチフューズに直列接続
されたＭＯＳトランジスタとを有し、前記アンチフュー
ズと前記ＭＯＳトランジスタとが直列接続された回路
に、前記キャパシタに印加される電圧よりも高電圧の絶
縁破壊電圧を印加し、前記ＭＯＳトランジスタを導通さ
せると前記アンチフューズの前記誘電体薄膜が破壊し、
前記第１、第２の電極間が短絡するように構成されたこ
とを特徴とする。
に、請求項１記載の発明は、半導体基板に形成された第
１の電極と、前記第１の電極表面に形成された誘電体薄
膜と、前記誘電体薄膜表面に形成された第２の電極とで
構成されたキャパシタを、充電又は放電させるとデータ
の記憶が行えるように構成された半導体デバイスであっ
て、前記第１、第２の電極と前記誘電体薄膜とで構成さ
れたアンチフューズと、前記アンチフューズに直列接続
されたＭＯＳトランジスタとを有し、前記アンチフュー
ズと前記ＭＯＳトランジスタとが直列接続された回路
に、前記キャパシタに印加される電圧よりも高電圧の絶
縁破壊電圧を印加し、前記ＭＯＳトランジスタを導通さ
せると前記アンチフューズの前記誘電体薄膜が破壊し、
前記第１、第２の電極間が短絡するように構成されたこ
とを特徴とする。
【００１４】この請求項１記載の半導体記憶デバイス
が、前記半導体基板上に形成された第１のポリシリコン
薄膜と、前記第１のポリシリコン薄膜上に形成された第
２のポリシリコン薄膜とを有する場合には、請求項２記
載の発明のように、前記キャパシタと前記アンチフュー
ズの前記第１の電極を、前記第１のポリシリコン薄膜
と、該第１のポリシリコン薄膜上に立設された第２のポ
リシリコン薄膜とで構成させることができる。
が、前記半導体基板上に形成された第１のポリシリコン
薄膜と、前記第１のポリシリコン薄膜上に形成された第
２のポリシリコン薄膜とを有する場合には、請求項２記
載の発明のように、前記キャパシタと前記アンチフュー
ズの前記第１の電極を、前記第１のポリシリコン薄膜
と、該第１のポリシリコン薄膜上に立設された第２のポ
リシリコン薄膜とで構成させることができる。
【００１５】他方、前記キャパシタの前記第１の電極
が、前記第１のポリシリコン薄膜と、該第１のポリシリ
コン薄膜上に立設された第２のポリシリコン薄膜とで構
成されている場合にも、請求項２記載の発明のように、
前記アンチフューズの前記第１の電極は、前記第１のポ
リシリコン薄膜と該第１のポリシリコン薄膜表面に形成
された前記第２のポリシリコン薄膜とで構成させること
ができる。
が、前記第１のポリシリコン薄膜と、該第１のポリシリ
コン薄膜上に立設された第２のポリシリコン薄膜とで構
成されている場合にも、請求項２記載の発明のように、
前記アンチフューズの前記第１の電極は、前記第１のポ
リシリコン薄膜と該第１のポリシリコン薄膜表面に形成
された前記第２のポリシリコン薄膜とで構成させること
ができる。
【００１６】以上説明した請求項１乃至請求項３のいず
れか１項記載の半導体記憶デバイスについては、請求項
４記載の発明のように、前記第２の電極は、金属薄膜で
構成させることができる。
れか１項記載の半導体記憶デバイスについては、請求項
４記載の発明のように、前記第２の電極は、金属薄膜で
構成させることができる。
【００１７】また、請求項１乃至請求項４のいずれか１
項記載の半導体記憶デバイスについては、請求項５記載
の発明のように、前記アンチフューズと前記ＭＯＳトラ
ンジスタとの接続部分には、他のＭＯＳトランジスタの
一端を接続し、該他のＭＯＳトランジスタの他端に前記
絶縁破壊電圧よりも低電圧の電源電圧を印加できるよう
に構成するとよい。
項記載の半導体記憶デバイスについては、請求項５記載
の発明のように、前記アンチフューズと前記ＭＯＳトラ
ンジスタとの接続部分には、他のＭＯＳトランジスタの
一端を接続し、該他のＭＯＳトランジスタの他端に前記
絶縁破壊電圧よりも低電圧の電源電圧を印加できるよう
に構成するとよい。
【００１８】更にまた、請求項１乃至請求項５のいずれ
か１項記載の半導体記憶デバイスについては、請求項６
記載の発明のように、前記アンチフューズと前記ＭＯＳ
トランジスタとの直列接続回路を複数個並列接続し、そ
の複数個のアンチフューズのうち、所望位置のアンチフ
ューズを破壊できるように構成させることができる。
か１項記載の半導体記憶デバイスについては、請求項６
記載の発明のように、前記アンチフューズと前記ＭＯＳ
トランジスタとの直列接続回路を複数個並列接続し、そ
の複数個のアンチフューズのうち、所望位置のアンチフ
ューズを破壊できるように構成させることができる。
【００１９】上述した構成の本発明の半導体記憶デバイ
スでは、半導体基板に形成された第１の電極と、前記第
１の電極表面に形成された誘電体薄膜と、誘電体薄膜表
面に形成された第２の電極とでキャパシタを構成させ、
そのキャパシタを充電又は放電させ、データの記憶を行
わせている。
スでは、半導体基板に形成された第１の電極と、前記第
１の電極表面に形成された誘電体薄膜と、誘電体薄膜表
面に形成された第２の電極とでキャパシタを構成させ、
そのキャパシタを充電又は放電させ、データの記憶を行
わせている。
【００２０】そして、第１、第２の電極と誘電体薄膜と
で構成されるアンチフューズと、そのアンチフューズに
直列接続されたＭＯＳトランジスタとを有しており、ア
ンチフューズとＭＯＳトランジスタとが直列接続された
回路に対し、データの記憶を行わせる際に、キャパシタ
に印加される電圧よりも高電圧の絶縁破壊電圧を印加し
た状態でＭＯＳトランジスタを導通させると、アンチフ
ューズ内の誘電体薄膜が破壊するので、前記第１、第２
の電極間が短絡する。不良回路と対応するアンチフュー
ズを短絡させ、冗長回路によって救済されるようにプロ
グラミングしておくと、電気的にプログラミングを行う
ことができる。
で構成されるアンチフューズと、そのアンチフューズに
直列接続されたＭＯＳトランジスタとを有しており、ア
ンチフューズとＭＯＳトランジスタとが直列接続された
回路に対し、データの記憶を行わせる際に、キャパシタ
に印加される電圧よりも高電圧の絶縁破壊電圧を印加し
た状態でＭＯＳトランジスタを導通させると、アンチフ
ューズ内の誘電体薄膜が破壊するので、前記第１、第２
の電極間が短絡する。不良回路と対応するアンチフュー
ズを短絡させ、冗長回路によって救済されるようにプロ
グラミングしておくと、電気的にプログラミングを行う
ことができる。
【００２１】この場合、レーザビームを用いる必要がな
いばかりでなく、キャパシタを構成している電極や誘電
体薄膜と同じ電極、同じ誘電体薄膜によってアンチフュ
ーズが構成されているので、アンチフューズ専用の薄膜
を追加する必要がなく、プロセス工程の増加によるコス
ト増もない。
いばかりでなく、キャパシタを構成している電極や誘電
体薄膜と同じ電極、同じ誘電体薄膜によってアンチフュ
ーズが構成されているので、アンチフューズ専用の薄膜
を追加する必要がなく、プロセス工程の増加によるコス
ト増もない。
【００２２】また、その半導体記憶デバイスが、半導体
基板上に形成された第１のポリシリコン薄膜と、その第
１のポリシリコン薄膜上に形成された第２のポリシリコ
ン薄膜とを有しており、記憶セル内のキャパシタの第１
の電極が、第１のポリシリコン薄膜と、該第１のポリシ
リコン薄膜上に立設された第２のポリシリコン薄膜とで
構成されている。この場合、アンチフューズについて
も、キャパシタと同様に、第１の電極を、第１のポリシ
リコン薄膜と、該第１のポリシリコン薄膜上に立設され
た第２のポリシリコン薄膜とで構成させると、キャパシ
タとアンチフューズとが同じ構造になるので、アンチフ
ューズの設計や配置が容易になる。
基板上に形成された第１のポリシリコン薄膜と、その第
１のポリシリコン薄膜上に形成された第２のポリシリコ
ン薄膜とを有しており、記憶セル内のキャパシタの第１
の電極が、第１のポリシリコン薄膜と、該第１のポリシ
リコン薄膜上に立設された第２のポリシリコン薄膜とで
構成されている。この場合、アンチフューズについて
も、キャパシタと同様に、第１の電極を、第１のポリシ
リコン薄膜と、該第１のポリシリコン薄膜上に立設され
た第２のポリシリコン薄膜とで構成させると、キャパシ
タとアンチフューズとが同じ構造になるので、アンチフ
ューズの設計や配置が容易になる。
【００２３】他方、キャパシタの第１の電極が第１のポ
リシリコン薄膜上に立設された第２のポリシリコン薄膜
を有している場合であっても、アンチフューズの第１の
電極を、第１のポリシリコン薄膜と、その第１のポリシ
リコン薄膜表面に形成された第２のポリシリコン薄膜と
で構成させると、アンチフューズをキャパシタよりも小
さくすることができる。この場合、誘電体薄膜と第１の
ポリシリコン薄膜とは接触していない。
リシリコン薄膜上に立設された第２のポリシリコン薄膜
を有している場合であっても、アンチフューズの第１の
電極を、第１のポリシリコン薄膜と、その第１のポリシ
リコン薄膜表面に形成された第２のポリシリコン薄膜と
で構成させると、アンチフューズをキャパシタよりも小
さくすることができる。この場合、誘電体薄膜と第１の
ポリシリコン薄膜とは接触していない。
【００２４】なお、キャパシタとアンチフューズの第２
の電極は、ポリシリコン薄膜で構成してもよいが、金属
薄膜で構成すると低抵抗になって都合がよい。
の電極は、ポリシリコン薄膜で構成してもよいが、金属
薄膜で構成すると低抵抗になって都合がよい。
【００２５】上述したアンチフューズを短絡させる場合
には、アンチフューズと直列接続されたＭＯＳトランジ
スタを導通させ、アンチフューズに絶縁は解電圧を印加
し、誘電体薄膜を破壊させるが、アンチフューズとＭＯ
Ｓトランジスタとの接続部分に、他のＭＯＳトランジス
タの一端を接続し、他端に絶縁破壊電圧よりも低電圧の
電源電圧を印加し、アンチフューズの短絡前は、そのＭ
ＯＳトランジスタをオンさせておくと、アンチフューズ
と直列接続されたＭＯＳトランジスタがオフからオンに
転じる際に、高電圧の絶縁破壊電圧が印加されないの
で、ＭＯＳトランジスタが劣化したり破壊されたりする
ことがない。
には、アンチフューズと直列接続されたＭＯＳトランジ
スタを導通させ、アンチフューズに絶縁は解電圧を印加
し、誘電体薄膜を破壊させるが、アンチフューズとＭＯ
Ｓトランジスタとの接続部分に、他のＭＯＳトランジス
タの一端を接続し、他端に絶縁破壊電圧よりも低電圧の
電源電圧を印加し、アンチフューズの短絡前は、そのＭ
ＯＳトランジスタをオンさせておくと、アンチフューズ
と直列接続されたＭＯＳトランジスタがオフからオンに
転じる際に、高電圧の絶縁破壊電圧が印加されないの
で、ＭＯＳトランジスタが劣化したり破壊されたりする
ことがない。
【００２６】また、上述のアンチフューズとＭＯＳトラ
ンジスタを直列接続した回路を並列接続してアンチフュ
ーズアレイを構成させ、所望位置のアンチフューズを破
壊できるようにしておくと、アドレスを示す信号によっ
てアンチフューズの短絡と、冗長回路への切替を行うこ
とができるので、回路構成が簡単になる。
ンジスタを直列接続した回路を並列接続してアンチフュ
ーズアレイを構成させ、所望位置のアンチフューズを破
壊できるようにしておくと、アドレスを示す信号によっ
てアンチフューズの短絡と、冗長回路への切替を行うこ
とができるので、回路構成が簡単になる。
【００２７】
【発明の実施の形態】本発明の一実施形態の半導体記憶
デバイスを、その製造工程と共に説明する。図１〜図１
４は、その製造工程の第一例であり、各図１〜図１４の
(ａn)〜(ｃn)は、シリコン基板３０に形成される同一半
導体記憶デバイス中の異なる領域を示している。図１〜
図１４の(ａn)はデータの記憶に用いられる記憶セル領
域、(ｂn)は記憶セル構造のアンチフューズ領域、(ｃn)
は縮小構造のアンチフューズ領域を示している。
デバイスを、その製造工程と共に説明する。図１〜図１
４は、その製造工程の第一例であり、各図１〜図１４の
(ａn)〜(ｃn)は、シリコン基板３０に形成される同一半
導体記憶デバイス中の異なる領域を示している。図１〜
図１４の(ａn)はデータの記憶に用いられる記憶セル領
域、(ｂn)は記憶セル構造のアンチフューズ領域、(ｃn)
は縮小構造のアンチフューズ領域を示している。
【００２８】先ず、図１(ａ1)〜(ｃ1)を参照し、シリコ
ン基板３０表面に、ロコス酸化膜３１とゲート酸化膜３
２とが形成されており、パターニングされたポリシリコ
ン薄膜から成るワード線３３と、該ワード線３３表面の
シリコン酸化膜３５とが、ゲート酸化膜３２上に設けら
れ、シリコン酸化膜３６が全面成膜されている。
ン基板３０表面に、ロコス酸化膜３１とゲート酸化膜３
２とが形成されており、パターニングされたポリシリコ
ン薄膜から成るワード線３３と、該ワード線３３表面の
シリコン酸化膜３５とが、ゲート酸化膜３２上に設けら
れ、シリコン酸化膜３６が全面成膜されている。
【００２９】記憶セル領域では、シリコン基板３０内の
図示しない拡散層と、ゲート酸化膜３２と、ワード線３
３とでｎチャネルＭＯＳトランジスタ１４が形成されて
おり(図１(ａ1))、アンチフューズ領域では、異なる導
電型の拡散層によってｐチャネルＭＯＳトランジスタ１
５が形成されている(図１(ｂ1)、(ｃ1))。
図示しない拡散層と、ゲート酸化膜３２と、ワード線３
３とでｎチャネルＭＯＳトランジスタ１４が形成されて
おり(図１(ａ1))、アンチフューズ領域では、異なる導
電型の拡散層によってｐチャネルＭＯＳトランジスタ１
５が形成されている(図１(ｂ1)、(ｃ1))。
【００３０】その状態からシリコン酸化膜３６表面にパ
ターニングしたレジスト膜８１を形成し、エッチングに
より、レジスト膜８１に形成された窓部８２底面に露出
したシリコン酸化膜３６を除去する。その際、シリコン
酸化膜３６底面にあるとゲート酸化膜３２も一緒に除去
され、シリコン基板３０表面が露出する(図１(ａ2)〜
(ｃ2))。
ターニングしたレジスト膜８１を形成し、エッチングに
より、レジスト膜８１に形成された窓部８２底面に露出
したシリコン酸化膜３６を除去する。その際、シリコン
酸化膜３６底面にあるとゲート酸化膜３２も一緒に除去
され、シリコン基板３０表面が露出する(図１(ａ2)〜
(ｃ2))。
【００３１】その状態では、ワード線３３側面はシリコ
ン酸化膜３６で覆われており、レジスト膜８１を除去し
た後、第１のポリシリコン薄膜３７を全面成膜すると、
第１のポリシリコン薄膜３７はワード線３３と電気的に
絶縁した状態でシリコン基板３０と電気的に接続される
(図２(ａ3)〜(ｃ3))。
ン酸化膜３６で覆われており、レジスト膜８１を除去し
た後、第１のポリシリコン薄膜３７を全面成膜すると、
第１のポリシリコン薄膜３７はワード線３３と電気的に
絶縁した状態でシリコン基板３０と電気的に接続される
(図２(ａ3)〜(ｃ3))。
【００３２】第１のポリシリコン薄膜３７表面に窒化物
３８を堆積し(図２(ａ4)〜(ｃ4))、該窒化物３８表面に
パターニングしたレジスト膜８３を形成する。
３８を堆積し(図２(ａ4)〜(ｃ4))、該窒化物３８表面に
パターニングしたレジスト膜８３を形成する。
【００３３】記憶セル領域と記憶セル構造のアンチフュ
ーズ領域では、シリコン酸化膜３６を除去した部分をレ
ジスト膜８３によって保護し、他の部分に窓部８４を形
成し、他方、縮小構造のアンチフューズ領域では全面に
窓部８４を形成し、窓部８４底面に露出した窒化物３８
をエッチングすると、第１のポリシリコン薄膜３７がス
トッパとなり、窒化物３８がパターニングされる。
ーズ領域では、シリコン酸化膜３６を除去した部分をレ
ジスト膜８３によって保護し、他の部分に窓部８４を形
成し、他方、縮小構造のアンチフューズ領域では全面に
窓部８４を形成し、窓部８４底面に露出した窒化物３８
をエッチングすると、第１のポリシリコン薄膜３７がス
トッパとなり、窒化物３８がパターニングされる。
【００３４】その結果、記憶セル領域及び記憶セル構造
のアンチフューズ領域では、窒化物３８は島状に点在
し、縮小構造のアンチフューズ領域では窒化物３８は全
部除去される(図３(ａ5)〜(ｃ5))。
のアンチフューズ領域では、窒化物３８は島状に点在
し、縮小構造のアンチフューズ領域では窒化物３８は全
部除去される(図３(ａ5)〜(ｃ5))。
【００３５】レジスト膜８３を除去した後、表面に第２
のポリシリコン薄膜３９を形成すると、島状に点在する
窒化物３８の表面と側面とが第２のポリシリコン薄膜３
９で覆われる(図３(ａ6)、(ｂ6))。このとき、縮小構造
のアンチフューズ領域では、第２のポリシリコン薄膜３
８は第１のポリシリコン薄膜３７表面に形成される(図
３(ｃ6))。
のポリシリコン薄膜３９を形成すると、島状に点在する
窒化物３８の表面と側面とが第２のポリシリコン薄膜３
９で覆われる(図３(ａ6)、(ｂ6))。このとき、縮小構造
のアンチフューズ領域では、第２のポリシリコン薄膜３
８は第１のポリシリコン薄膜３７表面に形成される(図
３(ｃ6))。
【００３６】次に、表面にパターニングしたレジスト膜
８５を形成し、縮小構造のアンチフューズ領域の全面を
保護し(図４(ｃ7))、記憶セル領域と記憶セル構造のア
ンチフューズ領域上は窓部８６を形成し、第２のポリシ
リコン薄膜３９を露出させる。
８５を形成し、縮小構造のアンチフューズ領域の全面を
保護し(図４(ｃ7))、記憶セル領域と記憶セル構造のア
ンチフューズ領域上は窓部８６を形成し、第２のポリシ
リコン薄膜３９を露出させる。
【００３７】その状態で異方性エッチングを行うと、記
憶セル領域及び記憶セル構造のアンチフューズ領域で
は、シリコン酸化膜３６上の第１、第２のポリシリコン
薄膜３７、３９が深さ方向にエッチングされ、シリコン
酸化膜３６表面と窒化物３８表面が露出する(図４
(ａ7)、(ｂ7))。
憶セル領域及び記憶セル構造のアンチフューズ領域で
は、シリコン酸化膜３６上の第１、第２のポリシリコン
薄膜３７、３９が深さ方向にエッチングされ、シリコン
酸化膜３６表面と窒化物３８表面が露出する(図４
(ａ7)、(ｂ7))。
【００３８】このとき窒化物３８の底面下には第１のポ
リシリコン薄膜３７が残り、側面には、第２のポリシリ
コン薄膜３９が第１のポリシリコン薄膜３７と接した状
態で残る。その状態でレジスト膜８５を除去し、次いで
窒化物３８を除去した後、表面にパターニングしたレジ
スト膜８７を形成する。
リシリコン薄膜３７が残り、側面には、第２のポリシリ
コン薄膜３９が第１のポリシリコン薄膜３７と接した状
態で残る。その状態でレジスト膜８５を除去し、次いで
窒化物３８を除去した後、表面にパターニングしたレジ
スト膜８７を形成する。
【００３９】レジスト膜８７により、記憶セル領域と記
憶セル構造のアンチフューズ領域を保護し(図４(ａ8)、
(ｂ8))、レジスト膜８７に形成した窓部８８により、縮
小構造のアンチフューズ領域の第２のポリシリコン薄膜
３９を露出させ、第２のポリシリコン薄膜３９と第１の
ポリシリコン薄膜３７とをこの順にエッチングすると、
縮小構造のアンチフューズ領域ではシリコン酸化膜３６
が露出する(図４(ｃ8))。
憶セル構造のアンチフューズ領域を保護し(図４(ａ8)、
(ｂ8))、レジスト膜８７に形成した窓部８８により、縮
小構造のアンチフューズ領域の第２のポリシリコン薄膜
３９を露出させ、第２のポリシリコン薄膜３９と第１の
ポリシリコン薄膜３７とをこの順にエッチングすると、
縮小構造のアンチフューズ領域ではシリコン酸化膜３６
が露出する(図４(ｃ8))。
【００４０】レジスト膜８７を除去すると、記憶セル領
域及び記憶セル構造のアンチフューズ領域に、窒化物３
８側面に形成された第２のポリシリコン薄膜３９が第１
のポリシリコン薄膜３７上に立設された状態になる(図
５(ａ9)、(ｂ9))。他方、縮小構造のアンチフューズ領
域では、第１のポリシリコン薄膜３７上に第２のポリシ
リコン薄膜３９が積層された状態になる。
域及び記憶セル構造のアンチフューズ領域に、窒化物３
８側面に形成された第２のポリシリコン薄膜３９が第１
のポリシリコン薄膜３７上に立設された状態になる(図
５(ａ9)、(ｂ9))。他方、縮小構造のアンチフューズ領
域では、第１のポリシリコン薄膜３７上に第２のポリシ
リコン薄膜３９が積層された状態になる。
【００４１】この半導体記憶デバイス製造工程の第一例
は、プレート電極に金属膜を使用する場合であり、図５
(ａ9)〜(ｃ9)の状態から表面に金属薄膜４１を形成する
と、記憶セル領域及び記憶セル構造のアンチフューズ領
域では、第１のポリシリコン薄膜３７表面と、シリコン
酸化膜３６表面と、第１のポリシリコン薄膜３７上に立
設した第２のポリシリコン薄膜３９表面とが、その金属
薄膜４１によって覆われる(図６(ａ10)、(ｂ10))。
は、プレート電極に金属膜を使用する場合であり、図５
(ａ9)〜(ｃ9)の状態から表面に金属薄膜４１を形成する
と、記憶セル領域及び記憶セル構造のアンチフューズ領
域では、第１のポリシリコン薄膜３７表面と、シリコン
酸化膜３６表面と、第１のポリシリコン薄膜３７上に立
設した第２のポリシリコン薄膜３９表面とが、その金属
薄膜４１によって覆われる(図６(ａ10)、(ｂ10))。
【００４２】簡略構造のアンチフューズ領域では、第１
のポリシリコン薄膜３７表面に積層された第２のポリシ
リコン薄膜３９表面とシリコン酸化膜３６表面とが金属
薄膜４１によって覆われる(図６((ｃ10)))。そして、そ
の状態で熱処理を行うと、第１のポリシリコン薄膜３
７、又は第２のポリシリコン薄膜３９と金属薄膜４１と
が接触した部分が低抵抗化される。
のポリシリコン薄膜３７表面に積層された第２のポリシ
リコン薄膜３９表面とシリコン酸化膜３６表面とが金属
薄膜４１によって覆われる(図６((ｃ10)))。そして、そ
の状態で熱処理を行うと、第１のポリシリコン薄膜３
７、又は第２のポリシリコン薄膜３９と金属薄膜４１と
が接触した部分が低抵抗化される。
【００４３】次いで、金属薄膜４１をエッチング除去
し、誘電体薄膜と金属薄膜とをこの順で全面成膜し、そ
の誘電体薄膜と金属薄膜とから成る積層膜４２を形成す
る(図６(ａ11)〜(ｃ11))。
し、誘電体薄膜と金属薄膜とをこの順で全面成膜し、そ
の誘電体薄膜と金属薄膜とから成る積層膜４２を形成す
る(図６(ａ11)〜(ｃ11))。
【００４４】このとき、記憶セル領域と記憶セル構造の
アンチフューズ領域では、第２のポリシリコン薄膜３９
が第１のポリシリコン薄膜３７に接続された状態で立設
されており、従って、積層膜４２は、第１のポリシリコ
ン薄膜３７表面とシリコン酸化膜３６表面に形成される
他、立設された第２のポリシリコン薄膜３９の表面周囲
にも形成される。
アンチフューズ領域では、第２のポリシリコン薄膜３９
が第１のポリシリコン薄膜３７に接続された状態で立設
されており、従って、積層膜４２は、第１のポリシリコ
ン薄膜３７表面とシリコン酸化膜３６表面に形成される
他、立設された第２のポリシリコン薄膜３９の表面周囲
にも形成される。
【００４５】他方、簡略構造のアンチフューズ領域で
は、積層膜４２は第２のポリシリコン薄膜３９表面とシ
リコン酸化膜３６表面に形成され、第２のポリシリコン
薄膜３９底面にある第１のポリシリコン薄膜３７とは接
触しない。
は、積層膜４２は第２のポリシリコン薄膜３９表面とシ
リコン酸化膜３６表面に形成され、第２のポリシリコン
薄膜３９底面にある第１のポリシリコン薄膜３７とは接
触しない。
【００４６】その積層膜４２表面にパターニングしたレ
ジスト膜９１を形成し、窓部９２底面に露出した積層膜
４２をエッチング除去し、積層膜４２間を分離させ、プ
レート配線を形成する。プレート配線の形成により、記
憶セル領域では、第１、第２のポリシリコン薄膜３７、
３９が一方の電極、積層膜４２中の金属薄膜が他方の電
極となったデータ記憶用のキャパシタ１１が形成される
(図７(ａ12))。そのキャパシタ１１の二個の電極間は、
積層膜４２中の誘電体薄膜で絶縁されている。記憶セル
構造のアンチフューズ領域でも、そのキャパシタ１１と
同じ構造のアンチフューズ１２が形成される(図７
(ｂ12))。
ジスト膜９１を形成し、窓部９２底面に露出した積層膜
４２をエッチング除去し、積層膜４２間を分離させ、プ
レート配線を形成する。プレート配線の形成により、記
憶セル領域では、第１、第２のポリシリコン薄膜３７、
３９が一方の電極、積層膜４２中の金属薄膜が他方の電
極となったデータ記憶用のキャパシタ１１が形成される
(図７(ａ12))。そのキャパシタ１１の二個の電極間は、
積層膜４２中の誘電体薄膜で絶縁されている。記憶セル
構造のアンチフューズ領域でも、そのキャパシタ１１と
同じ構造のアンチフューズ１２が形成される(図７
(ｂ12))。
【００４７】他方、縮小構造のアンチフューズ領域で
は、第２のポリシリコン薄膜３９(及びその底面に位置
する第１のポリシリコン薄膜３７)が一方の電極、積層
膜４２中の金属薄膜が他方の電極となったアンチフュー
ズ１３が形成される(図７(ｃ12))。
は、第２のポリシリコン薄膜３９(及びその底面に位置
する第１のポリシリコン薄膜３７)が一方の電極、積層
膜４２中の金属薄膜が他方の電極となったアンチフュー
ズ１３が形成される(図７(ｃ12))。
【００４８】その状態からレジスト膜９１を除去し、表
面にシリコン酸化膜４４を堆積すると、キャパシタ１１
とアンチフューズ１２、１３内はシリコン酸化膜４４で
充填される(図７(ａ13)〜(ｃ13))。
面にシリコン酸化膜４４を堆積すると、キャパシタ１１
とアンチフューズ１２、１３内はシリコン酸化膜４４で
充填される(図７(ａ13)〜(ｃ13))。
【００４９】シリコン酸化膜４４上にパターニングした
レジスト膜９３を形成し、記憶セル領域の各キャパシタ
１１間に窓部９４を形成する。次いで、窓部９４底面に
露出したシリコン酸化膜４４をエッチングすると、該シ
リコン酸化膜４４の下層のシリコン酸化膜３６とゲート
酸化膜３２も一緒にエッチング除去され、底面にシリコ
ン基板３０表面が露出した孔９４'が形成される(図８
(ａ14))。このとき、アンチフューズ側には窓部９４を
形成せず、レジスト膜９３によって保護し、孔９４'は
形成しない(図８(ｂ14)、(ｃ14))。
レジスト膜９３を形成し、記憶セル領域の各キャパシタ
１１間に窓部９４を形成する。次いで、窓部９４底面に
露出したシリコン酸化膜４４をエッチングすると、該シ
リコン酸化膜４４の下層のシリコン酸化膜３６とゲート
酸化膜３２も一緒にエッチング除去され、底面にシリコ
ン基板３０表面が露出した孔９４'が形成される(図８
(ａ14))。このとき、アンチフューズ側には窓部９４を
形成せず、レジスト膜９３によって保護し、孔９４'は
形成しない(図８(ｂ14)、(ｃ14))。
【００５０】レジスト膜９３を除去した後、シリコン酸
化膜４４上に第３のポリシリコン薄膜から成るコンタク
ト配線４５を形成すると、孔９４'内がそのコンタクト
配線４５によって充填される(図９(ａ15)〜(ｃ15))。
化膜４４上に第３のポリシリコン薄膜から成るコンタク
ト配線４５を形成すると、孔９４'内がそのコンタクト
配線４５によって充填される(図９(ａ15)〜(ｃ15))。
【００５１】次いで、コンタクト配線４５のエッチング
を行うと、孔９４'内のコンタクト配線４５は残り、シ
リコン酸化物４４表面のコンタクト配線４５は除去され
る(図９(ａ16)〜(ｃ16))。
を行うと、孔９４'内のコンタクト配線４５は残り、シ
リコン酸化物４４表面のコンタクト配線４５は除去され
る(図９(ａ16)〜(ｃ16))。
【００５２】露出したシリコン酸化膜４４表面にパター
ニングしたレジスト膜９５を形成し、アンチフューズ領
域に設けられた窓部９６の底面に露出したシリコン酸化
膜４４をエッチングすると、孔９６'が形成される(図９
(ｂ17)、(ｃ17))。この孔９６'底面にはシリコン基板３
０又は積層膜４２が露出している。このとき、キャパシ
タ１１側は、レジスト膜９５によって全面を保護してお
く(図９(ａ17))。
ニングしたレジスト膜９５を形成し、アンチフューズ領
域に設けられた窓部９６の底面に露出したシリコン酸化
膜４４をエッチングすると、孔９６'が形成される(図９
(ｂ17)、(ｃ17))。この孔９６'底面にはシリコン基板３
０又は積層膜４２が露出している。このとき、キャパシ
タ１１側は、レジスト膜９５によって全面を保護してお
く(図９(ａ17))。
【００５３】レジスト膜９５を除去し、シリコン酸化膜
４４表面を露出させた状態で金属薄膜４６を全面成膜す
ると、孔９６'内がその金属薄膜４６で充填される(図１
０(ａ18)〜(ｃ18))。
４４表面を露出させた状態で金属薄膜４６を全面成膜す
ると、孔９６'内がその金属薄膜４６で充填される(図１
０(ａ18)〜(ｃ18))。
【００５４】次いで、シリコン酸化膜４４表面に形成さ
れた金属薄膜４６をエッチング除去すると、アンチフュ
ーズ領域側では、孔９６'内に充填された金属薄膜４６
によって、シリコン基板３０と接続されたコンタクト配
線４６1と、積層膜４２に接続されたコンタクト配線４
６2とが形成される(図１０(ｂ19)、(ｃ19))。記憶セル
領域側では、シリコン基板３０に接続されたコンタクト
配線４５上に金属薄膜４６残渣が残る(図１０(ａ19))。
れた金属薄膜４６をエッチング除去すると、アンチフュ
ーズ領域側では、孔９６'内に充填された金属薄膜４６
によって、シリコン基板３０と接続されたコンタクト配
線４６1と、積層膜４２に接続されたコンタクト配線４
６2とが形成される(図１０(ｂ19)、(ｃ19))。記憶セル
領域側では、シリコン基板３０に接続されたコンタクト
配線４５上に金属薄膜４６残渣が残る(図１０(ａ19))。
【００５５】金属薄膜４６の除去によって露出したシリ
コン酸化膜４４表面に配線用の金属薄膜４７を形成する
と、アンチフューズ領域のコンタクト配線４６1、４６2
と配線用の金属薄膜４７とが接続される(図１１
(ｂ20)、(ｃ20))。記憶セル領域のコンタクト配線４５
は、金属薄膜４６残渣を介して接続される(図１１
(ａ20))。
コン酸化膜４４表面に配線用の金属薄膜４７を形成する
と、アンチフューズ領域のコンタクト配線４６1、４６2
と配線用の金属薄膜４７とが接続される(図１１
(ｂ20)、(ｃ20))。記憶セル領域のコンタクト配線４５
は、金属薄膜４６残渣を介して接続される(図１１
(ａ20))。
【００５６】次に、配線用の金属薄膜４７表面にパター
ニングしたレジスト膜９７を形成し、その金属薄膜４７
の不要部分をエッチング除去し、ビット線４８、４
８1、４８2を形成する(図１１(ａ21)〜(ｃ21))。
ニングしたレジスト膜９７を形成し、その金属薄膜４７
の不要部分をエッチング除去し、ビット線４８、４
８1、４８2を形成する(図１１(ａ21)〜(ｃ21))。
【００５７】このとき、記憶セル領域では、ビット線４
８とデータ記憶用のキャパシタ１１の一方の電極(第
１、第２のポリシリコン薄膜３７、３９)とが、金属薄
膜４６、ポリシリコン薄膜４５、ｎチャネルＭＯＳトラ
ンジスタ１４を介して接続される。キャパシタ１１の他
方の電極(積層膜４２側)は、動作時にグラウンド電位が
印加されるパッドに接続される。なお、一つのビット線
４８には、複数のキャパシタ１１が接続される。
８とデータ記憶用のキャパシタ１１の一方の電極(第
１、第２のポリシリコン薄膜３７、３９)とが、金属薄
膜４６、ポリシリコン薄膜４５、ｎチャネルＭＯＳトラ
ンジスタ１４を介して接続される。キャパシタ１１の他
方の電極(積層膜４２側)は、動作時にグラウンド電位が
印加されるパッドに接続される。なお、一つのビット線
４８には、複数のキャパシタ１１が接続される。
【００５８】記憶セル構造のアンチフューズ領域では、
一方のビット線４８1とアンチフューズ１２の一方の電
極とが、コンタクト配線４６1とｐチャネルＭＯＳトラ
ンジスタ１５とを介して接続される。また、他方のビッ
ト線４８2とアンチフューズ１２の他方の電極とが、コ
ンタクト配線４６2を介して接続される。
一方のビット線４８1とアンチフューズ１２の一方の電
極とが、コンタクト配線４６1とｐチャネルＭＯＳトラ
ンジスタ１５とを介して接続される。また、他方のビッ
ト線４８2とアンチフューズ１２の他方の電極とが、コ
ンタクト配線４６2を介して接続される。
【００５９】同様に、縮小構造のアンチフューズ領域で
は、一方のビット線４８1とアンチフューズ１３の一方
の電極とが、コンタクト配線４６1、ｐチャネルＭＯＳ
トランジスタ１５を介して接続され、また、他方のビッ
ト線４８2と第２の電極とが、コンタクト配線４６2を介
して接続される。これらビット線４８、４８1、４８2は
半導体記憶デバイス中の内部回路に接続される。
は、一方のビット線４８1とアンチフューズ１３の一方
の電極とが、コンタクト配線４６1、ｐチャネルＭＯＳ
トランジスタ１５を介して接続され、また、他方のビッ
ト線４８2と第２の電極とが、コンタクト配線４６2を介
して接続される。これらビット線４８、４８1、４８2は
半導体記憶デバイス中の内部回路に接続される。
【００６０】レジスト膜９７を除去した後、表面にシリ
コン酸化膜４９を堆積する(図１２(ａ)22)〜(ｃ22))。
次いで、金属薄膜から成る配線とシリコン酸化膜から成
る層間絶縁膜を順次積層させ、各回路間を接続すると、
半導体記憶デバイスが形成される。記憶セル領域では、
キャパシタ１１と、そのキャパシタ１１に直列接続され
たｎチャネルＭＯＳトランジスタ１４によって記憶セル
が構成され、アンチフューズ領域では、アンチフューズ
１２、１３と、そのアンチフューズ１２、１３に直列接
続されたｐチャネルＭＯＳトランジスタ１５によってア
ンチフューズ回路が構成される。
コン酸化膜４９を堆積する(図１２(ａ)22)〜(ｃ22))。
次いで、金属薄膜から成る配線とシリコン酸化膜から成
る層間絶縁膜を順次積層させ、各回路間を接続すると、
半導体記憶デバイスが形成される。記憶セル領域では、
キャパシタ１１と、そのキャパシタ１１に直列接続され
たｎチャネルＭＯＳトランジスタ１４によって記憶セル
が構成され、アンチフューズ領域では、アンチフューズ
１２、１３と、そのアンチフューズ１２、１３に直列接
続されたｐチャネルＭＯＳトランジスタ１５によってア
ンチフューズ回路が構成される。
【００６１】記憶セル領域では、他方の電極(積層膜４
２側)をグラウンド電位に接続し、ワード線３６によっ
てｎチャネルＭＯＳトランジスタ１４を導通させ、ビッ
ト線４８をキャパシタ１１の一方の電極に接続せると、
ビット線４８を介してキャパシタ１１が充放電し、デー
タの入出力を行うことができる。
２側)をグラウンド電位に接続し、ワード線３６によっ
てｎチャネルＭＯＳトランジスタ１４を導通させ、ビッ
ト線４８をキャパシタ１１の一方の電極に接続せると、
ビット線４８を介してキャパシタ１１が充放電し、デー
タの入出力を行うことができる。
【００６２】アンチフューズ１２、１３とｐチャネルＭ
ＯＳトランジスタ１５で構成されたアンチフューズ回路
を、図１５(ａ)の等価回路図に示す。この図５(ａ)の等
価回路図では、アンチフューズ１２、１３の一方の電極
はｐチャネルＭＯＳトランジスタ１５のソース端子に接
続されており、他方の電極は高電圧の絶縁破壊電圧ＨＶ
が印加され、ｐチャネルＭＯＳトランジスタ１５のドレ
イン端子はグラウンド電位ＧＮＤに接続されるように構
成されている。ｐチャネルＭＯＳトランジスタ１５がオ
フしている状態で絶縁破壊電圧ＨＶが印加されると、ア
ンチフューズ１２、１３の二個の電極の電圧は、共に絶
縁破壊電圧ＨＶになる。
ＯＳトランジスタ１５で構成されたアンチフューズ回路
を、図１５(ａ)の等価回路図に示す。この図５(ａ)の等
価回路図では、アンチフューズ１２、１３の一方の電極
はｐチャネルＭＯＳトランジスタ１５のソース端子に接
続されており、他方の電極は高電圧の絶縁破壊電圧ＨＶ
が印加され、ｐチャネルＭＯＳトランジスタ１５のドレ
イン端子はグラウンド電位ＧＮＤに接続されるように構
成されている。ｐチャネルＭＯＳトランジスタ１５がオ
フしている状態で絶縁破壊電圧ＨＶが印加されると、ア
ンチフューズ１２、１３の二個の電極の電圧は、共に絶
縁破壊電圧ＨＶになる。
【００６３】その状態から、ｐチャネルＭＯＳトランジ
スタ１５のゲート端子(ワード線３３)をグラウンド電位
ＧＮＤにし、ｐチャネルＭＯＳトランジスタ１５をオン
させると、アンチフューズ１２、１３の二個の電極間
に、絶縁破壊電圧ＨＶが印加される。
スタ１５のゲート端子(ワード線３３)をグラウンド電位
ＧＮＤにし、ｐチャネルＭＯＳトランジスタ１５をオン
させると、アンチフューズ１２、１３の二個の電極間
に、絶縁破壊電圧ＨＶが印加される。
【００６４】ゲート酸化膜３２の絶縁破壊耐圧は１０Ｖ
前後であり、この半導体記憶デバイスでは、通常の動作
状態では電源電圧ＶDDは７Ｖに設定されている。従っ
て、絶縁破壊電圧ＨＶを１５Ｖ程度に設定しておくと、
ｐチャネルＭＯＳトランジスタ１５のオンにより、アン
チフューズ１２、１３の誘電体薄膜に絶縁破壊電圧ＨＶ
が印加され、誘電体薄膜が破壊され、二個の電極間が短
絡する。
前後であり、この半導体記憶デバイスでは、通常の動作
状態では電源電圧ＶDDは７Ｖに設定されている。従っ
て、絶縁破壊電圧ＨＶを１５Ｖ程度に設定しておくと、
ｐチャネルＭＯＳトランジスタ１５のオンにより、アン
チフューズ１２、１３の誘電体薄膜に絶縁破壊電圧ＨＶ
が印加され、誘電体薄膜が破壊され、二個の電極間が短
絡する。
【００６５】アンチフューズ１２、１３を短絡させた
後、その半導体記憶デバイスを使用する際、絶縁破壊電
圧ＨＶに替え、電源電圧ＶDDを用い、アンチフューズ１
２、１３の第２の電極に電源電圧ＶDDを印加する。
後、その半導体記憶デバイスを使用する際、絶縁破壊電
圧ＨＶに替え、電源電圧ＶDDを用い、アンチフューズ１
２、１３の第２の電極に電源電圧ＶDDを印加する。
【００６６】その状態でｐチャネルＭＯＳトランジスタ
１５をオンさせると、短絡しているアンチフューズ１
２、１３では、ソース端子に電源電圧ＶDDが現れ、短絡
していないアンチフューズ１２、１３では、ソース端子
にグラウンド電位ＧＮＤが現れる。従って、ｐチャネル
ＭＯＳトランジスタ１５のソース端子の電圧を検出する
と、アンチフューズ１２、１３が切断されているか否か
を識別することができる。
１５をオンさせると、短絡しているアンチフューズ１
２、１３では、ソース端子に電源電圧ＶDDが現れ、短絡
していないアンチフューズ１２、１３では、ソース端子
にグラウンド電位ＧＮＤが現れる。従って、ｐチャネル
ＭＯＳトランジスタ１５のソース端子の電圧を検出する
と、アンチフューズ１２、１３が切断されているか否か
を識別することができる。
【００６７】図１５(ｂ)は、ｐチャネルＭＯＳトランジ
スタ１５に替え、記憶セル領域のｎチャネルＭＯＳトラ
ンジスタ１４と同じ構造のｎチャネルＭＯＳトランジス
タ１４'を用いた場合である。ｎチャネルＭＯＳトラン
ジスタ１４'のゲート端子がグラウンド電位ＧＮＤから
電源電圧ＶDDに転じると、ｎチャネルＭＯＳトランジス
タ１４'がオン状態になり、アンチフューズ１２、１３
の誘電体薄膜が破壊され、二個の電極間が短絡する。こ
のアンチフューズ回路では、ｎチャネルＭＯＳトランジ
スタ１４'のドレイン端子の電圧を検出すると、アンチ
フューズ１２、１３が短絡しているか否かを判断するこ
とができる。
スタ１５に替え、記憶セル領域のｎチャネルＭＯＳトラ
ンジスタ１４と同じ構造のｎチャネルＭＯＳトランジス
タ１４'を用いた場合である。ｎチャネルＭＯＳトラン
ジスタ１４'のゲート端子がグラウンド電位ＧＮＤから
電源電圧ＶDDに転じると、ｎチャネルＭＯＳトランジス
タ１４'がオン状態になり、アンチフューズ１２、１３
の誘電体薄膜が破壊され、二個の電極間が短絡する。こ
のアンチフューズ回路では、ｎチャネルＭＯＳトランジ
スタ１４'のドレイン端子の電圧を検出すると、アンチ
フューズ１２、１３が短絡しているか否かを判断するこ
とができる。
【００６８】上述した図１５(ａ)、(ｂ)のアンチフュー
ズ回路では、１個のＭＯＳトランジスタ１５、１４'を
用いてアンチフューズ１２、１３を短絡させていたが、
その場合、誘電体薄膜を破壊する前は、ＭＯＳトランジ
スタ１５、１４'のアンチフューズ１２、１３に接続さ
れた方の電極も絶縁破壊電圧ＨＶになってしまい、例え
ば図１５(ａ)のアンチフューズ回路では、ｐチャネルＭ
ＯＳトランジスタ１５をオンさせる際に、ゲート端子
(ワード線３３)をグラウンド電位ＧＮＤに接続した瞬
間、ゲート酸化膜３２のソース端子側の部分に、絶縁破
壊電圧ＨＶが印加されてしまう。
ズ回路では、１個のＭＯＳトランジスタ１５、１４'を
用いてアンチフューズ１２、１３を短絡させていたが、
その場合、誘電体薄膜を破壊する前は、ＭＯＳトランジ
スタ１５、１４'のアンチフューズ１２、１３に接続さ
れた方の電極も絶縁破壊電圧ＨＶになってしまい、例え
ば図１５(ａ)のアンチフューズ回路では、ｐチャネルＭ
ＯＳトランジスタ１５をオンさせる際に、ゲート端子
(ワード線３３)をグラウンド電位ＧＮＤに接続した瞬
間、ゲート酸化膜３２のソース端子側の部分に、絶縁破
壊電圧ＨＶが印加されてしまう。
【００６９】そのゲート酸化膜３２に絶縁破壊電圧ＨＶ
が印加される時間は、ｐチャネルＭＯＳトランジスタ１
５が完全にオンするまでの僅かな時間であるが、絶縁破
壊電圧ＨＶは、アンチフューズ１２、１３を確実に破壊
できる電圧に設定されているため、ゲート酸化膜３２が
破壊してしまうことがある。
が印加される時間は、ｐチャネルＭＯＳトランジスタ１
５が完全にオンするまでの僅かな時間であるが、絶縁破
壊電圧ＨＶは、アンチフューズ１２、１３を確実に破壊
できる電圧に設定されているため、ゲート酸化膜３２が
破壊してしまうことがある。
【００７０】そこで、図１５(ｃ)に示した回路では、絶
縁破壊電圧ＨＶよりも低い電源電圧ＶDDを用意し、ｐチ
ャネルＭＯＳトランジスタ１５のソース端子を、他のｐ
チャネルＭＯＳトランジスタ１６を介して電源電圧ＶDD
に接続しており、アンチフューズ１２、１３に直列接続
されたｐチャネルＭＯＳトランジスタ１５がオフ状態に
あるときは、他のｐチャネルＭＯＳトランジスタ１６を
オン状態にし、ｐチャネルＭＯＳトランジスタ１５のソ
ース端子を電源電圧ＶDDにクランプしており、従って、
アンチフューズ１２、１３は、ＨＶ−ＶDDの電圧にプリ
チャージされている。
縁破壊電圧ＨＶよりも低い電源電圧ＶDDを用意し、ｐチ
ャネルＭＯＳトランジスタ１５のソース端子を、他のｐ
チャネルＭＯＳトランジスタ１６を介して電源電圧ＶDD
に接続しており、アンチフューズ１２、１３に直列接続
されたｐチャネルＭＯＳトランジスタ１５がオフ状態に
あるときは、他のｐチャネルＭＯＳトランジスタ１６を
オン状態にし、ｐチャネルＭＯＳトランジスタ１５のソ
ース端子を電源電圧ＶDDにクランプしており、従って、
アンチフューズ１２、１３は、ＨＶ−ＶDDの電圧にプリ
チャージされている。
【００７１】その状態からｐチャネルＭＯＳトランジス
タ１５をオン状態、他のｐチャネルＭＯＳトランジスタ
１６をオフ状態にすると、ｐチャネルＭＯＳトランジス
タ１５のソース端子には、絶縁破壊電圧ＨＶを印加させ
ずにアンチフューズ１２、１３の誘電体薄膜に絶縁破壊
電圧ＨＶを印加することができる。従って、ｐチャネル
ＭＯＳトランジスタ１５のゲート酸化膜３２を破壊させ
ずに、アンチフューズ１２、１３を短絡させることがで
きる。
タ１５をオン状態、他のｐチャネルＭＯＳトランジスタ
１６をオフ状態にすると、ｐチャネルＭＯＳトランジス
タ１５のソース端子には、絶縁破壊電圧ＨＶを印加させ
ずにアンチフューズ１２、１３の誘電体薄膜に絶縁破壊
電圧ＨＶを印加することができる。従って、ｐチャネル
ＭＯＳトランジスタ１５のゲート酸化膜３２を破壊させ
ずに、アンチフューズ１２、１３を短絡させることがで
きる。
【００７２】図１５(ｄ)に示した回路も同様であり、ｎ
チャネルＭＯＳトランジスタ１４'のドレイン端子をｐ
チャネルＭＯＳトランジスタ１６を介して電源電圧ＶDD
に接続し、ｎチャネルＭＯＳトランジスタ１４'に絶縁
破壊電圧ＨＶが印加されないようにしたものである。こ
の場合もｎチャネルＭＯＳトランジスタ１４'のドレイ
ン端子は電源電圧ＶDDでクランプさせ、ゲート酸化膜が
破壊することがないようにしている。
チャネルＭＯＳトランジスタ１４'のドレイン端子をｐ
チャネルＭＯＳトランジスタ１６を介して電源電圧ＶDD
に接続し、ｎチャネルＭＯＳトランジスタ１４'に絶縁
破壊電圧ＨＶが印加されないようにしたものである。こ
の場合もｎチャネルＭＯＳトランジスタ１４'のドレイ
ン端子は電源電圧ＶDDでクランプさせ、ゲート酸化膜が
破壊することがないようにしている。
【００７３】次に、アンチフューズ１２、１３を多数設
けて不良回路救済のプログラミングを行う場合を説明す
る。図１６に示した回路では、１個のアンチフューズ１
２、１３に、３個のｐチャネルＭＯＳトランジスタＱ1
〜Ｑ3が直列に接続されており、各ｐチャネルＭＯＳト
ランジスタＱ1〜Ｑ3が全部オン状態になると、アンチフ
ューズ１２、１３が短絡するように構成されている。
けて不良回路救済のプログラミングを行う場合を説明す
る。図１６に示した回路では、１個のアンチフューズ１
２、１３に、３個のｐチャネルＭＯＳトランジスタＱ1
〜Ｑ3が直列に接続されており、各ｐチャネルＭＯＳト
ランジスタＱ1〜Ｑ3が全部オン状態になると、アンチフ
ューズ１２、１３が短絡するように構成されている。
【００７４】各ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3
のゲート端子には、信号Ｓ1〜Ｓ3が個別に入力されてお
り、各信号Ｓ1〜Ｓ3の組合せが全てローの場合に全部の
ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3が導通し、アン
チフューズ１２、１３が短絡する。他方、信号Ｓ1〜Ｓ3
のうち、一個でもハイのものがあと、アンチフューズ１
２、１３は短絡しない。
のゲート端子には、信号Ｓ1〜Ｓ3が個別に入力されてお
り、各信号Ｓ1〜Ｓ3の組合せが全てローの場合に全部の
ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3が導通し、アン
チフューズ１２、１３が短絡する。他方、信号Ｓ1〜Ｓ3
のうち、一個でもハイのものがあと、アンチフューズ１
２、１３は短絡しない。
【００７５】ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3に
信号Ｓ1〜Ｓ3を入力し、図示しないアンチフューズを含
め、所望位置のアンチフューズ１２、１３を短絡させた
後、アンチフューズ１２、１３に印加する電圧を絶縁破
壊電圧ＨＶから電源電圧ＶDDに替える。すると、アンチ
フューズ１１、１２が短絡していなければ、後段のトラ
ンスファーゲートＧとインバータＩｎｖにグラウンド電
位ＧＮＤが出力される。他方、短絡している場合には電
源電圧ＶDDが出力される。
信号Ｓ1〜Ｓ3を入力し、図示しないアンチフューズを含
め、所望位置のアンチフューズ１２、１３を短絡させた
後、アンチフューズ１２、１３に印加する電圧を絶縁破
壊電圧ＨＶから電源電圧ＶDDに替える。すると、アンチ
フューズ１１、１２が短絡していなければ、後段のトラ
ンスファーゲートＧとインバータＩｎｖにグラウンド電
位ＧＮＤが出力される。他方、短絡している場合には電
源電圧ＶDDが出力される。
【００７６】トランスファーゲートＧとインバータＩｎ
ｖにグラウンド電位ＧＮＤが出力された場合は、トラン
スファーゲートＧは、入力信号Ｂ1、Ｂ2のうち、一方の
信号Ｂ1を出力し、電源電圧ＶDDが出力された場合に
は、他方の信号Ｂ2を出力するように構成されている。
ｖにグラウンド電位ＧＮＤが出力された場合は、トラン
スファーゲートＧは、入力信号Ｂ1、Ｂ2のうち、一方の
信号Ｂ1を出力し、電源電圧ＶDDが出力された場合に
は、他方の信号Ｂ2を出力するように構成されている。
【００７７】実動作時に、トランスファーゲートＧから
一方の信号Ｂ1が出力された場合には、このアンチフュ
ーズ１２、１３に対応する回路は良品であると判断し、
冗長回路による救済は行わず、そのまま動作させる。他
方の信号Ｂ2が出力された場合には、アンチフューズ１
２、１３は短絡されており、対応する回路は不良品であ
ると判断し、冗長回路を動作させる。このように、トラ
ンスファーゲートＧからの出力に従って冗長回路による
救済を行えば、冗長回路が不足しない限り半導体記憶デ
バイスが不良になることはない。
一方の信号Ｂ1が出力された場合には、このアンチフュ
ーズ１２、１３に対応する回路は良品であると判断し、
冗長回路による救済は行わず、そのまま動作させる。他
方の信号Ｂ2が出力された場合には、アンチフューズ１
２、１３は短絡されており、対応する回路は不良品であ
ると判断し、冗長回路を動作させる。このように、トラ
ンスファーゲートＧからの出力に従って冗長回路による
救済を行えば、冗長回路が不足しない限り半導体記憶デ
バイスが不良になることはない。
【００７８】図１７は、アンチフューズ１２、１３とｐ
チャネルＭＯＳトランジスタＱAとを直列接続した回路
を８個並列接続し、１セットのフューズアレイ１８を構
成した場合であり、この図１７では、８セットのフュー
ズアレイ１８1〜１８8が並列接続され、アンチフューズ
１２、１３がマトリックス状に配置されている。
チャネルＭＯＳトランジスタＱAとを直列接続した回路
を８個並列接続し、１セットのフューズアレイ１８を構
成した場合であり、この図１７では、８セットのフュー
ズアレイ１８1〜１８8が並列接続され、アンチフューズ
１２、１３がマトリックス状に配置されている。
【００７９】アンチフューズ１２、１３と直列接続され
た８個のｐチャネルＭＯＳトランジスタＱAは、ソース
端子がアンチフューズ１２、１３に接続され、ドレイン
端子が共通の信号線Ｌ1〜Ｌ8にそれぞれ接続されてお
り、その信号線Ｌ1〜Ｌ8は、それぞれｐチャネルＭＯＳ
トランジスタＱB1〜ＱB8を介してグラウンド電位ＧＮＤ
に接続されている。
た８個のｐチャネルＭＯＳトランジスタＱAは、ソース
端子がアンチフューズ１２、１３に接続され、ドレイン
端子が共通の信号線Ｌ1〜Ｌ8にそれぞれ接続されてお
り、その信号線Ｌ1〜Ｌ8は、それぞれｐチャネルＭＯＳ
トランジスタＱB1〜ＱB8を介してグラウンド電位ＧＮＤ
に接続されている。
【００８０】信号線Ｌ1〜Ｌ8に接続されたｐチャネルＭ
ＯＳトランジスタＱB1〜ＱB8は、信号Ｂ1〜Ｂ8で個別に
オン・オフするように構成されており、他方、１セット
中の８個のｐチャネルＭＯＳトランジスタＱAは、信号
Ｔ1〜Ｔ8で個別にオン・オフするように構成されてい
る。
ＯＳトランジスタＱB1〜ＱB8は、信号Ｂ1〜Ｂ8で個別に
オン・オフするように構成されており、他方、１セット
中の８個のｐチャネルＭＯＳトランジスタＱAは、信号
Ｔ1〜Ｔ8で個別にオン・オフするように構成されてい
る。
【００８１】従って、信号Ｔ1〜Ｔ8と信号Ｂ1〜Ｂ8とを
組合せると、所望位置のアンチフューズ１２、１３を特
定できるアドレス信号を構成することができるので、動
作試験を行う際に、各フューズアレイ１８1〜１８8内の
一端に絶縁破壊電圧ＨＶを印加した状態で不良回路に対
応するアドレス信号を入力すると、各フューズアレイ１
８1〜１８8内で、その不良回路に対応した位置のアンチ
フューズ１２、１３を短絡させることができる。
組合せると、所望位置のアンチフューズ１２、１３を特
定できるアドレス信号を構成することができるので、動
作試験を行う際に、各フューズアレイ１８1〜１８8内の
一端に絶縁破壊電圧ＨＶを印加した状態で不良回路に対
応するアドレス信号を入力すると、各フューズアレイ１
８1〜１８8内で、その不良回路に対応した位置のアンチ
フューズ１２、１３を短絡させることができる。
【００８２】実動作時には、フューズアレイ１８1〜１
８8に印加する電圧を絶縁破壊電圧ＨＶから電源電圧Ｖ
DDに変更しておくと、フューズアレイ１８1〜１８8に不
良回路を示すアドレス信号が入力されたときに、短絡さ
れたアンチフューズ１２、１３によって信号線Ｌ1〜Ｌ8
が電源電圧ＶDDに接続され、信号線Ｌ1〜Ｌ8から電源電
圧ＶDDが出力されるので、逆に、信号線Ｌ1〜Ｌ8の状態
によって、そのアドレス信号が示す回路が、不良か良品
かを判断することができる。
８8に印加する電圧を絶縁破壊電圧ＨＶから電源電圧Ｖ
DDに変更しておくと、フューズアレイ１８1〜１８8に不
良回路を示すアドレス信号が入力されたときに、短絡さ
れたアンチフューズ１２、１３によって信号線Ｌ1〜Ｌ8
が電源電圧ＶDDに接続され、信号線Ｌ1〜Ｌ8から電源電
圧ＶDDが出力されるので、逆に、信号線Ｌ1〜Ｌ8の状態
によって、そのアドレス信号が示す回路が、不良か良品
かを判断することができる。
【００８３】このように、アドレス信号によってアンチ
フューズ１２、１３の短絡を行うと、不良回路の救済を
自動的に行うことができるので、半導体記憶デバイスの
内部回路を簡略化することができる。
フューズ１２、１３の短絡を行うと、不良回路の救済を
自動的に行うことができるので、半導体記憶デバイスの
内部回路を簡略化することができる。
【００８４】なお、以上説明したキャパシタ１１、アン
チフューズ１２、１３は、一方の電極を第１、第２のポ
リシリコン薄膜３７、３９で構成し、他方の電極を積層
膜４２中の金属薄膜で構成したが、以下に説明する製造
工程の第二例により、金属薄膜ではなく、ポリシリコン
薄膜を用いることができる。
チフューズ１２、１３は、一方の電極を第１、第２のポ
リシリコン薄膜３７、３９で構成し、他方の電極を積層
膜４２中の金属薄膜で構成したが、以下に説明する製造
工程の第二例により、金属薄膜ではなく、ポリシリコン
薄膜を用いることができる。
【００８５】その製造工程の第二例は、第１のポリシリ
コン薄膜３７上に第２のポリシリコン薄膜３９を立設さ
せるまでは上記第一例と同じ工程であり(図１〜図５)、
その状態から表面に、誘電体薄膜とポリシリコン薄膜と
をこの順で全面成膜し、その誘電体薄膜とポリシリコン
薄膜とから成る積層膜５２を形成する(図１３(ａ10)〜
(ｃ10))。
コン薄膜３７上に第２のポリシリコン薄膜３９を立設さ
せるまでは上記第一例と同じ工程であり(図１〜図５)、
その状態から表面に、誘電体薄膜とポリシリコン薄膜と
をこの順で全面成膜し、その誘電体薄膜とポリシリコン
薄膜とから成る積層膜５２を形成する(図１３(ａ10)〜
(ｃ10))。
【００８６】次いで積層膜５２表面にパターニングした
レジスト膜９１を形成し、窓部９２の底面に露出した積
層膜５２をエッチング除去し、積層膜５２を分離させて
プレート配線を形成する。記憶セル領域では、第１、第
２のポリシリコン薄膜３７、３９を一方の電極とし、積
層膜５２中のポリシリコン薄膜を他方の電極とし、その
二個の電極間が積層膜５２中の誘電体薄膜で絶縁された
データ記憶用のキャパシタ１１'が形成される(図１３
(ａ11))。また、記憶セル構造のアンチフューズ領域で
は、キャパシタ１１'と同じ構造のアンチフューズ１２'
が形成される(図１３(ｂ11))。
レジスト膜９１を形成し、窓部９２の底面に露出した積
層膜５２をエッチング除去し、積層膜５２を分離させて
プレート配線を形成する。記憶セル領域では、第１、第
２のポリシリコン薄膜３７、３９を一方の電極とし、積
層膜５２中のポリシリコン薄膜を他方の電極とし、その
二個の電極間が積層膜５２中の誘電体薄膜で絶縁された
データ記憶用のキャパシタ１１'が形成される(図１３
(ａ11))。また、記憶セル構造のアンチフューズ領域で
は、キャパシタ１１'と同じ構造のアンチフューズ１２'
が形成される(図１３(ｂ11))。
【００８７】他方、縮小構造のアンチフューズ領域で
は、第２のポリシリコン薄膜３９と、その底面に位置す
る第１のポリシリコン薄膜３７とが一方の電極となり、
積層膜５２中のポリシリコン薄膜が他方の電極となった
アンチフューズ１３'が形成される(図１３(ｃ11))。
は、第２のポリシリコン薄膜３９と、その底面に位置す
る第１のポリシリコン薄膜３７とが一方の電極となり、
積層膜５２中のポリシリコン薄膜が他方の電極となった
アンチフューズ１３'が形成される(図１３(ｃ11))。
【００８８】アンチフューズ１２'、１３'の形成後、上
述の第一例の製造工程と同様の製造工程を経てビット線
４８、４８1、４８2を形成し、その表面にシリコン酸化
膜４９を形成する。次いで、層間配線と層間絶縁膜とを
積層し、半導体記憶デバイスを構成させる。このアンチ
フューズ１２'、１３'も、直列接続したｐチャネルＭＯ
Ｓトランジスタ１５によって絶縁破壊電圧ＨＶを印加し
て短絡させる。
述の第一例の製造工程と同様の製造工程を経てビット線
４８、４８1、４８2を形成し、その表面にシリコン酸化
膜４９を形成する。次いで、層間配線と層間絶縁膜とを
積層し、半導体記憶デバイスを構成させる。このアンチ
フューズ１２'、１３'も、直列接続したｐチャネルＭＯ
Ｓトランジスタ１５によって絶縁破壊電圧ＨＶを印加し
て短絡させる。
【００８９】以上説明したアンチフューズ１２、１２'
では、データの記憶に用いられるキャパシタ１１、１
１'と構造が同じなので、半導体記憶デバイスの設計や
配置が容易になる。また、縮小構造のアンチフューズ１
３、１３'を用いれば、構造が簡単になるので、キャパ
シタよりも信頼性の高いアンチフューズを得ることがで
きる。
では、データの記憶に用いられるキャパシタ１１、１
１'と構造が同じなので、半導体記憶デバイスの設計や
配置が容易になる。また、縮小構造のアンチフューズ１
３、１３'を用いれば、構造が簡単になるので、キャパ
シタよりも信頼性の高いアンチフューズを得ることがで
きる。
【００９０】
【発明の効果】本発明の半導体記憶デバイスによれば、
アンチフューズを用いて不良回路の救済を行えるので、
レーザビームを用いず、電気的にプログラムを行うこと
ができる。アンチフューズを形成する際に記憶セル内の
キャパシタと同じ薄膜を用いることができるので、製造
工程が簡略化される。アンチフューズをキャパシタと同
じ構造にすれば、配置が容易である。また、縮小構造の
アンチフューズを用いれば、半導体記憶デバイスの面積
を縮小化することができる。
アンチフューズを用いて不良回路の救済を行えるので、
レーザビームを用いず、電気的にプログラムを行うこと
ができる。アンチフューズを形成する際に記憶セル内の
キャパシタと同じ薄膜を用いることができるので、製造
工程が簡略化される。アンチフューズをキャパシタと同
じ構造にすれば、配置が容易である。また、縮小構造の
アンチフューズを用いれば、半導体記憶デバイスの面積
を縮小化することができる。
【図１】(ａ1)〜(ｃ1)、(ａ2)〜(ｃ2)：本発明の半導体
記憶デバイスの製造工程の第一例を説明するための図
記憶デバイスの製造工程の第一例を説明するための図
【図２】(ａ3)〜(ｃ3)、(ａ4)〜(ｃ4)：その続きを説明
するための図
するための図
【図３】(ａ5)〜(ｃ5)、(ａ6)〜(ｃ6)：その続きを説明
するための図
するための図
【図４】(ａ7)〜(ｃ7)、(ａ8)〜(ｃ8)：その続きを説明
するための図
するための図
【図５】(ａ9)〜(ｃ9):その続きを説明するための図
【図６】(ａ10)〜(ｃ10)、(ａ11)〜(ｃ12)：その続きを
説明するための図
説明するための図
【図７】(ａ12)〜(ｃ12)、(ａ13)〜(ｃ13)：その続きを
説明するための図
説明するための図
【図８】(ａ14)〜(ｃ14)、(ａ15)〜(ｃ15)：その続きを
説明するための図
説明するための図
【図９】(ａ16)〜(ｃ16)、(ａ17)〜(ｃ17)：その続きを
説明するための図
説明するための図
【図１０】(ａ18)〜(ｃ18)、(ａ19)〜(ｃ19)：その続き
を説明するための図
を説明するための図
【図１１】(ａ20)〜(ｃ20)、(ａ21)〜(ｃ21)：その続き
を説明するための図
を説明するための図
【図１２】(ａ22)〜(ｃ22)：本発明の半導体記憶デバイ
スの製造工程の第二例を説明するための図
スの製造工程の第二例を説明するための図
【図１３】(ａ10)〜(ｃ10)、(ａ11)〜(ｃ11)：その続き
を説明するための図
を説明するための図
【図１４】(ａ12)〜(ｃ12)：その続きを説明するための
図
図
【図１５】(ａ)〜(ｄ)：本発明の半導体記憶デバイス内
のアンチフューズを短絡させる回路の一例
のアンチフューズを短絡させる回路の一例
【図１６】本発明の半導体記憶デバイスの内部回路の一
例
例
【図１７】本発明の半導体記憶デバイスの内部回路の他
の例
の例
【図１８】従来技術のアンチフューズの一例
【図１９】従来技術のアンチフューズの他の例
【図２０】そのＡ−Ａ線截断面図
１１、１１'……キャパシタ １２、１２'、１３、１
３'……アンチフューズ １４'、１５……ＭＯＳトランジスタ １６……他の
ＭＯＳトランジスタ ３０……半導体基板 ３７……第１のポリシリコン薄
膜 ３９……第２のポリシリコン薄膜 ＨＶ……絶縁破壊電圧 ＶDD……電源電圧
３'……アンチフューズ １４'、１５……ＭＯＳトランジスタ １６……他の
ＭＯＳトランジスタ ３０……半導体基板 ３７……第１のポリシリコン薄
膜 ３９……第２のポリシリコン薄膜 ＨＶ……絶縁破壊電圧 ＶDD……電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 那須 巧 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 田村 與司光 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (6)
- 【請求項１】半導体基板に形成された第１の電極と、 前記第１の電極表面に形成された誘電体薄膜と、 前記誘電体薄膜表面に形成された第２の電極とで構成さ
れたキャパシタを、充電又は放電させるとデータの記憶
が行えるように構成された半導体デバイスであって、 前記第１、第２の電極と前記誘電体薄膜とで構成された
アンチフューズと、 前記アンチフューズに直列接続されたＭＯＳトランジス
タとを有し、 前記アンチフューズと前記ＭＯＳトランジスタとが直列
接続された回路に、前記キャパシタに印加される電圧よ
りも高電圧の絶縁破壊電圧を印加し、 前記ＭＯＳトランジスタを導通させると前記アンチフュ
ーズの前記誘電体薄膜が破壊し、前記第１、第２の電極
間が短絡するように構成されたことを特徴とする半導体
記憶デバイス。 - 【請求項２】前記半導体基板上に形成された第１のポリ
シリコン薄膜と、 前記第１のポリシリコン薄膜上に形成された第２のポリ
シリコン薄膜とを有する請求項１記載の半導体記憶デバ
イスであって、 前記キャパシタと前記アンチフューズの前記第１の電極
は、前記第１のポリシリコン薄膜と、該第１のポリシリ
コン薄膜上に立設された第２のポリシリコン薄膜とで構
成されたことを特徴とする請求項１記載の半導体記憶デ
バイス。 - 【請求項３】前記半導体基板上に形成された第１のポリ
シリコン薄膜と、 前記第１のポリシリコン薄膜上に形成された第２のポリ
シリコン薄膜とを有する請求項１記載の半導体記憶デバ
イスであって、 前記キャパシタの前記第１の電極は、前記第１のポリシ
リコン薄膜と、該第１のポリシリコン薄膜上に立設され
た第２のポリシリコン薄膜とで構成され、 前記アンチフューズの前記第１の電極は、前記第１のポ
リシリコン薄膜と、該第１のポリシリコン薄膜表面に形
成された前記第２のポリシリコン薄膜とで構成されたこ
とを特徴とする半導体記憶デバイス。 - 【請求項４】前記第２の電極は、金属薄膜で構成された
ことを特徴とする請求項１乃至請求項３のいずれか１項
記載の半導体記憶デバイス。 - 【請求項５】前記アンチフューズと前記ＭＯＳトランジ
スタとの接続部分には、他のＭＯＳトランジスタの一端
が接続され、該他のＭＯＳトランジスタの他端には前記
絶縁破壊電圧よりも低電圧の電源電圧を印加できるよう
に構成されたことを特徴とする請求項１乃至請求項４の
いずれか１項記載の半導体記憶デバイス。 - 【請求項６】前記アンチフューズと前記ＭＯＳトランジ
スタとの直列接続回路が複数個並列接続され、前記複数
個のアンチフューズのうち、所望位置のアンチフューズ
を破壊できるように構成されたフューズアレイを有する
ことを特徴とする請求項１乃至請求項５のいずれか１項
記載の半導体記憶デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36717997A JP4321685B2 (ja) | 1997-12-25 | 1997-12-25 | アンチフューズ回路 |
| US09/215,109 US6249472B1 (en) | 1997-12-25 | 1998-12-18 | Semiconductor memory device with antifuse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36717997A JP4321685B2 (ja) | 1997-12-25 | 1997-12-25 | アンチフューズ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11191614A true JPH11191614A (ja) | 1999-07-13 |
| JP4321685B2 JP4321685B2 (ja) | 2009-08-26 |
Family
ID=18488670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36717997A Expired - Fee Related JP4321685B2 (ja) | 1997-12-25 | 1997-12-25 | アンチフューズ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6249472B1 (ja) |
| JP (1) | JP4321685B2 (ja) |
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Also Published As
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|---|---|
| US6249472B1 (en) | 2001-06-19 |
| JP4321685B2 (ja) | 2009-08-26 |
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|
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
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