KR101096212B1 - 반도체 소자의 안티퓨즈 및 그의 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자는 반도체 기판 내에 형성된 서로 다른 폭으로 식각되어 형성된 리세스와, 상기 리세스에 매립되며, 상기 리세스보다 큰 폭을 갖는 게이트와, 최외곽의 상기 게이트와 이격되며 상기 반도체 기판과 접속되는 콘택과, 상기 콘택과 접속되는 도전배선을 포함하여, 게이트의 길이가 작아 저항이 증가하는 문제를 방지할 수 있으며, 게이트의 폭이 큰 패턴에서 게이트 절연막의 파괴가 집중되도록 하여 안티퓨즈 동작의 신뢰성과 안정성을 향상시킬 수 있는 효과를 제공한다.
Description
본 발명은 반도체 소자의 안티 퓨즈 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 3차원 구조의 게이트 안티 퓨즈를 포함하는 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것이다.
반도체 장치, 특히 메모리 장치는 제조 시에 수많은 메모리 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 메모리 셀에만 결함이 발생하였는데도 불구하고 메모리 장치 전체를 불량품으로 폐기하는 것은 생산성 측면에서 비효율적이다. 따라서 현재는 메모리 소자 내에 미리 제조해 둔 리던던시 셀(redundancy cell)을 이용하여 불량 메모리 셀을 대체함으로써, 전체 소자를 되살려 주는 방식으로 수율(yield)을 향상시키고 비용을 절감하고 있다.
리던던시 셀을 이용한 리페어 작업은 일정 메모리 셀 어레이(memory cell array)마다 리던던시 로우(redundancy Row)와 리던던시 칼럼(redundancy column)을 미리 제조해둠으로서, 결함이 발생된 불량 메모리 셀이 존재하는 메모리 셀의 로우 또는 칼럼을 리던던시 로우 또는 리던던시 칼럼으로 대체하는 방식이다. 예를 들어, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀이 발견되면, 불량 메모리 셀에 대한 어드레스를 리던던시 셀의 어드레스로 바꾸어 주는 프로그램 동작을 내부회로에서 수행하게 된다. 따라서 반도체 메모리 장치의 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 불량 라인을 액세스하는 대신에 리던던시 라인을 액세스하도록 하는 것이다.
통상적인 리페어 작업은 퓨즈(fuse)를 많이 이용한다. 그러나 퓨즈를 이용하여 반도체 소자를 리페어하는 방식은 웨이퍼 상태에서 리페어를 하기 때문에, 패키지까지 완료된 상태에서 불량 셀이 존재하는 것으로 판명된 경우에는 적용할 수 없는 한계가 존재한다. 따라서 이러한 한계를 극복할 필요가 있는데, 퓨즈 방식의 한계를 극복하기 위한 것으로 개발된 것이 안티퓨즈(Antifuse) 방식이다.
안티퓨즈는 패키지 단계에서도 간단하게 결함 구제를 위한 프로그램을 할 수 있다. 일반적으로 안티퓨즈 소자는 퓨즈 소자와 반대되는 전기적 특성을 갖는다. 즉, 안티퓨즈는 일반적으로 저항성 퓨즈 소자로서, 프로그램 되지 않은 상태에서는 높은 저항을 가지며 프로그램 동작 이후에는 낮은 저항을 가지게 된다. 안티퓨즈 소자는 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicon dioxide - silicon nitride - silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼어 있는 복합체 등과 같은 매우 얇은 유전체 물질로 구성된다.
안티퓨즈의 프로그램 동작은 충분한 시간 동안 안티퓨즈 단자들을 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴하는 방식으로 프로그래밍한다. 따라서, 안티퓨즈가 프로그램되면 안티퓨즈의 양 단의 도전체가 단락되어 저항은 작은 값이 된다. 따라서 안티퓨즈의 기본 상태는 전기적으로 오픈 상태이며, 고전압이 인가되어 프로그래밍 되면 전기적으로 단락된 상태이다.
예를들면, 게이트 절연막 상부에 형성된 게이트와, 게이트와 일정간격 이격되어 형성된 콘택플러그와, 콘택플러그 상부에 접속되는 도전배선을 포함하는 안티퓨즈는 게이트와 콘택플러그 사이에 고전압을 인가하여 게이트 절연막이 파괴됨으로써 동작되는 것이 일반적이다.
그러나, 게이트 절연막이 파괴될 때 활성영역의 가장자리에 구비되는 게이트 절연막이 파괴되는 경우에는 게이트 절연막이 파괴되었음에도 불구하고 후속에서 수행되는 신뢰성 평가(예를들면, 열 스트레스 또는 열 사이클)에서 반도체 기판과 게이트 사이의 계면이 재 산화되어 페일이 유발되는 문제가 발생할 수 있다.
또한, 안티퓨즈의 신뢰성과 안정성을 향상시키기 위해서는 게이트 사이즈(폭 또는 길이)를 증가시키는 경우, 게이트 사이즈가 커질수록 게이트에 적용되는 안티퓨즈가 차지하는 면적이 증가하므로, 결국 안티퓨즈가 차지하는 면적의 비율이 전체 칩 면적에서 증가하게 되어 넷 다이(net die)의 생산성을 떨어뜨리게 되는 문제를 초래하게 된다.
본 발명은 퓨즈로서 안정적인 동작을 위하여 게이트 사이즈를 증가시키는 경우 게이트에 적용되는 안티 퓨즈가 차지하는 면적의 비율이 증가하여 생산성을 떨어뜨려 안정성과 신뢰성이 저하되는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자의 안티 퓨즈는 반도체 기판 내에 형성된 서로 다른 폭으로 번갈아 식각되어 형성된 리세스와, 상기 리세스에 하부가 매립되어 구비되며, 상기 리세스에 매립되지 않은 상부가 상기 리세스 보다 큰 폭을 갖는 게이트와, 최외곽의 상기 게이트와 이격되며, 상기 반도체 기판과 접속되는 콘택과, 상기 콘택과 접속되는 도전배선을 포함하는 것을 특징으로 한다.
이때, 제 1 폭 및 상기 제 1 폭보다 작은 제 2 폭으로 식각된 라인타입인 것을 특징으로 한다.
그리고, 상기 게이트는 제 3 폭을 갖는 패턴 및 상기 제 3 폭보다 작은 제 4 폭을 갖는 패턴이 번갈아 배열된 라인타입인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 안티 퓨즈의 형성 방법은 반도체 기판 내에 서로 다른 폭으로 식각하여 리세스를 형성하는 단계와, 상기 리세스에 하부가 매립되어 구비되며, 상기 리세스에 매립되지 않은 상부는 상기 리세스 보다 큰 폭을 갖는 게이트를 형성하는 단계와, 최외곽의 상기 게이트와 이격되며, 상기 반도체 기판과 접속되는 콘택을 형성하는 단계와, 상기 콘택과 접속되는 도전배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 리세스를 형성하는 단계는 제 1 폭을 갖는 패턴 및 상기 제 1 폭보다 작은 제 2 폭을 갖는 패턴이 구비되어 있는 노광마스크를 이용하여 노광 및 현상 공정을 수행하여 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 제 2 폭을 갖는 라인타입으로 1차 리세스를 형성하는 단계와, 상기 제 2 폭보다 큰 제 1 폭을 갖는 섬타입의 패턴을 식각하여 2차 리세스를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 폭을 갖는 섬타입의 중앙부는 상기 1차 리세스와 중복되는 것을 특징으로 한다.
그리고, 상기 게이트를 형성하는 단계는 제 3 폭을 갖는 패턴 및 상기 제 3 폭보다 작은 제 4 폭을 갖는 패턴이 교차되어 배열된 라인타입으로 형성하는 것을 특징으로 한다.
본 발명은 서로 다른 폭을 갖는 리세스 게이트를 형성함으로써, 게이트의 길이가 작아 저항이 증가하는 문제를 방지할 수 있으며, 게이트의 폭이 큰 패턴에서 게이트 절연막의 파괴가 집중되도록 하여 안티퓨즈 동작의 신뢰성과 안정성을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자의 안티 퓨즈를 나타낸 평면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 안티 퓨즈 형성 방법을 나타낸 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 안티 퓨즈 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 안티 퓨즈를 나타낸 평면도이고, 도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 안티 퓨즈 형성 방법을 나타낸 단면도로, (ⅰ)은 도 1의 A-A'를 따른 단면도이고, (ⅱ)는 도 1의 B-B'를 따른 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)에 구비된 리세스(106)와, 리세스 상부에 구비된 게이트(108)와, 최외곽 게이트(108) 양측에 구비되는 콘택(112)과, 콘택(112)과 접속되는 도전배선(114)을 포함한다. 그리고, 게이트(108) 길이 방향의 끝단은 콘택(116)과 접속되는 도전배선(118)을 더 포함한다.
이때, 리세스(106)는 라인타입이되, 서로 다른 제 1 폭(a) 및 제 2 폭(b)(a＞b)으로 번갈아 배열되어 식각된 형태를 포함하는 것이 바람직하다. 그리고, 게이트(108) 역시 리세스 상에 구비되며 리세스(106)의 폭(제 1 폭(a) 및 제 2 폭(b))보다 큰 서로 다른 제 3 폭(c) 및 제 4 폭(d)(c>d)으로 번갈아 배열되어 식각된 형태를 포함하는 것이 바람직하다.
여기서, 리세스(106) 및 게이트(108)에서 제 1 폭(a) 및 제 3 폭(c)을 갖는 부분은 제 2 폭(b) 및 제 4 폭(d)을 갖는 부분에 흐르는 전류보다 많은 전류가 흐르기 때문에, 제 1 폭(a)과 제 2 폭(b) 사이 및 제 3 폭(C)과 제 4폭 사이의 스트레스 변화가 유발되어 제 1 폭(a)과 제 3 폭(c)을 갖는 부분에서 절연막의 파괴가 집중적으로 이루어지도록 할 수 있다. 참고로, 일반적인 바 타입(bar type)의 리세스에서는 일정한 폭을 갖기 때문에 모든 영역에서 흐르는 전류가 일정하므로 특정 부분에 전류가 집중되지 않아 절연막의 파괴가 집중적으로 이루어지도록 할 수 없다. 따라서, 본 발명은 큰 폭을 갖는 부분의 각각의 에지(edge)부에 전류가 집중되도록 하여 절연막의 파괴가 용이하게 이루어지도록 하는 효과를 제공할 수 있다.
이러한 구조를 갖는 반도체 소자의 퓨즈 형성 방법을 살펴보면 다음과 같다.
도 2a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100)에서 활성영역(104)의 일부를 식각하여 트렌치(106)를 형성한다. 도 2a의 (ⅰ)에 도시된 트렌치(106)는 제 1 폭(a)을 갖는 것이 바람직하고, (ⅱ)에 도시된 트렌치(106)는 제 2 폭(b)을 갖는 것이 바람직하다. 즉, 리세스(106)는 서로 다른 폭으로 형성된다.
여기서, 리세스(106)는 제 2 폭(b)을 갖는 라인타입으로 1차 리세스를 형성한 후, 제 2 폭(b)보다 큰 제 1 폭(a)을 갖는 섬타입의 패턴을 추가로 식각하여 2차 리세스를 형성하여 완성되는 것이 바람직하다. 여기서, 제 1 폭(a)을 갖는 섬타입 패턴의 중앙부는 1차 리세스와 중복되는 것이 바람직하다. 이외에도 리세스(106)는 제 1 폭(a)과 제 2 폭(b)을 갖는 패턴을 포함하는 노광마스크를 이용한 노광 및 현상공정을 이용하여 형성되는 것을 포함한다.
이와 같이 서로 다른 폭으로 리세스를 형성하는 것은 리세스 폭에 따라 채널길이를 증가시키는 것에 국한되지 않고 채널길이에 따라 변화되는 스트레스를 이용하여 폭이 큰 부분에서 후속 공정에서 형성되는 절연막의 파괴가 용이하게 이루어지도록 하기 위함이다. 이는 안티퓨즈 동작의 신뢰성과 안정성을 향상시키는 효과와 결부된다.
도 2b에 도시된 바와 같이, 리세스(106)를 포함하는 전체 상부에 게이트(108)를 형성한다. 여기서, 도시되지는 않았지만 리세스(106)의 표면에는 게이트 절연막이 형성되는 것이 바람직하다. 여기서, 게이트(108)는 리세스(106) 보다 큰 폭을 갖는 것이 바람직하다. 그리고, 게이트(108)는 제 1 폭(a)을 갖는 리세스(106) 상부에는 제 1 폭(a) 보다 큰 제 3 폭(c)으로 형성되는 것이 바람직하고, 제 2폭(b)을 갖는 리세스(106) 상부에는 제 2 폭(b) 보다 큰 제 4 폭(d)으로 형성되는 것이 바람직하다.
도 2c에 도시된 바와 같이, 게이트(108)를 포함하는 전체 상부에 절연막(110)을 형성하고, 절연막(110)을 식각하여 최외곽 게이트(108)와 인접한 활성영역(104)이 노출되도록 콘택홀(미도시)을 형성한다. 이어서, 콘택홀(미도시)에 도전물질이 매립되도록 하여 콘택플러그(112)를 형성한다. 그리고, 콘택(112)과 연결되도록 도전배선(114)을 형성한다. 여기서 도시되지는 않았지만, 도 1을 참조하면 게이트(108)의 일측단부와 접속되는 콘택(116)을 형성한 후, 콘택(116)과 접속되는 도전배선(118)을 형성할 수 있다.
상술한 바와 같이, 본 발명은 서로 다른 폭을 갖는 리세스를 형성하여 큰 폭을 갖는 패턴으로 스트레스가 집중되도록 함으로써 게이트 절연막의 파괴가 큰 폭을 갖는 패턴에서 용이하게 이루어지도록 하여 안티퓨즈 동작의 신뢰성과 안정성을 향상시킬 수 있다.
Claims (8)
- 반도체 기판 내에 형성된 서로 다른 폭으로 번갈아 식각되어 형성된 리세스;
상기 리세스에 하부가 매립되어 구비되며, 상기 리세스에 매립되지 않은 상부가 상기 리세스 보다 큰 폭을 갖고, 서로 다른 폭으로 번갈아 구비된 게이트;
최외곽의 상기 게이트와 이격되며, 상기 반도체 기판과 접속되는 콘택; 및
상기 콘택과 접속되는 도전배선을 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 리세스는
제 1 폭 및 상기 제 1 폭보다 작은 제 2 폭으로 식각된 라인타입인 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 게이트는
제 3 폭을 갖는 패턴 및 상기 제 3 폭보다 작은 제 4 폭을 갖는 패턴이 번갈아 배열된 라인타입인 것을 특징으로 하는 반도체 소자의 안티 퓨즈. - 반도체 기판 내에 서로 다른 폭으로 식각하여 리세스를 형성하는 단계;
상기 리세스에 하부가 매립되어 구비되며, 상기 리세스에 매립되지 않은 상부는 상기 리세스 보다 큰 폭을 갖고, 서로 다른 폭으로 번갈아 구비된 게이트를 형성하는 단계;
최외곽의 상기 게이트와 이격되며, 상기 반도체 기판과 접속되는 콘택을 형성하는 단계; 및
상기 콘택과 접속되는 도전배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 4에 있어서,
상기 리세스를 형성하는 단계는
제 1 폭을 갖는 패턴 및 상기 제 1 폭보다 작은 제 2 폭을 갖는 패턴이 구비되어 있는 노광마스크를 이용하여 노광 및 현상 공정을 수행하여 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 4에 있어서,
상기 리세스를 형성하는 단계는
제 2 폭을 갖는 라인타입으로 1차 리세스를 형성하는 단계; 및
상기 제 2 폭보다 큰 제 1 폭을 갖는 섬타입의 패턴을 식각하여 2차 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 6에 있어서,
상기 제 1 폭을 갖는 섬타입의 중앙부는 상기 1차 리세스와 중복되는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 4에 있어서,
상기 게이트를 형성하는 단계는
제 3 폭을 갖는 패턴 및 상기 제 3 폭보다 작은 제 4 폭을 갖는 패턴이 번갈아 배열된 라인타입으로 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
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