KR100567984B1 - 전기 접속 소자를 구비한 집적 회로 - Google Patents

전기 접속 소자를 구비한 집적 회로 Download PDF

Info

Publication number
KR100567984B1
KR100567984B1 KR1020037011516A KR20037011516A KR100567984B1 KR 100567984 B1 KR100567984 B1 KR 100567984B1 KR 1020037011516 A KR1020037011516 A KR 1020037011516A KR 20037011516 A KR20037011516 A KR 20037011516A KR 100567984 B1 KR100567984 B1 KR 100567984B1
Authority
KR
South Korea
Prior art keywords
electrical connection
substrate surface
connection element
conductor track
wiring plane
Prior art date
Application number
KR1020037011516A
Other languages
English (en)
Other versions
KR20030080248A (ko
Inventor
레르마티아스우베
멕켈옌스
퇴벤디르크
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20030080248A publication Critical patent/KR20030080248A/ko
Application granted granted Critical
Publication of KR100567984B1 publication Critical patent/KR100567984B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Memories (AREA)

Abstract

제 1 전기 접속 소자(15) 및 제 2 전기 접속 소자(20)가 제 1 방향(Y)을 따라 기판(5)상에 서로 나란히 배치된다. 제 1 전기 접속 소자(15)는 제 2 전기 접속 소자(20)에 대해 제 1 간격(35)을 갖는다. 제 1 도체 트랙(40) 및 제 2 도체 트랙(45)은 기판(5)상에 배치되고 상기 제 1 도체 트랙(40)은 제 1 전기 접속 소자(15)에 그리고 제 2 도체 트랙(45)은 제 2 전기 접속 소자(20)에 접속된다. 제 3 전기 접속 소자(25) 및 제 4 전기 접속 소자(30)는 기판(5)상에 배치되며, 제 1 도체 트랙(40)과 제 2 도체 트랙(45)은 제 3 전기 접속 소자(25)와 제 4 전기 접속 소자(30) 사이에 배치되고 거기서 서로 제 2 간격(50)을 갖는다. 상기 제 2 간격(50)은 제 1 간격(35) 보다 좁다.

Description

전기 접속 소자를 구비한 집적 회로{INTEGRATED CIRCUIT COMPRISING ELECTRIC CONNECTING ELEMENTS}
본 발명은 각각 제 1 도전 상태 또는 에너지 인가에 의해 야기되는 다른 제 2 도전 상태를 갖는 전기 접속 소자를 구비한 집적 회로에 관한 것이다.
제 1 상태 또는 제 2 상태를 갖는 전기 접속 소자는 퓨즈라고도 한다. 이 경우, 퓨즈는 예컨대 레이저 퓨즈와 전기 퓨즈로 나눠진다. 레이저 퓨즈는 레이저로부터 방출된 빛에 의해 프로그래밍되는 한편, 전기 퓨즈는 퓨즈를 통해 흐르는 전류에 의해 프로그래밍된다. 전기 퓨즈는 전기 접속 소자가 프로그래밍되지 않은 상태에서 도전되는지 또는 도전되지 않는지에 따라 퓨즈와 안티 퓨즈로 구별된다. 퓨즈는 대개 단 한번만 프로그래밍될 수 있다.
퓨즈는 예컨대 기능 테스트 후에 집적 회로의 결함 기능 블록을 리던던트 기능 블록으로 대체하기 위해 집적 회로에 사용된다. 레이저 퓨즈는 통상적으로 먼저 도전 접속을 형성하도록 설계된다. 그리고 나서, 레이저 빔으로 도전 접속을 파괴하는 방식으로 레이저에 의해 레이저 퓨즈가 프로그래밍된다. 일반적으로, 퓨즈는 임의의 도전 재료로 형성될 수 있다. 예컨대, 퓨즈는 금속으로 제조될 수 있다. 퓨즈는 통상적으로 기판 표면의 제한된 영역 내에 배치된다. 상기 영역은 예 컨대 레이저 퓨즈 베이(bay) 또는 퓨즈 뱅크라 한다. 통상적으로 퓨즈 뱅크에 배치된 퓨즈는 서로 예정된 간격을 갖는다. 퓨즈가 인접한 퓨즈에 대해 너무 작은 간격을 두고 배치되면, 퓨즈의 프로그래밍 시에 인접한 퓨즈가 반사된 또는 직접 레이저 광의 흡수에 의해 손상될 수 있다. 마찬가지로, 이미 프로그래밍된, 따라서 분리된(severed) 퓨즈가 그것에 인접한 퓨즈의 프로그래밍 시에 방출된 재료에 의해 단락될 수 있다.
인접한 퓨즈 사이의 간격을 비교적 크게 유지해야 하는 것은 앞으로 문제가 되는데, 그 이유는 집적 회로에서 이용 가능한 면적이 계속 축소됨으로써 레이저 퓨즈 베이도 축소되어야 하기 때문이다.
선행 기술에는, 소위 스태거드 퓨즈(staggered fuse)가 형성되면, 2개의 인접한 퓨즈 사이의 간격이 감소될 수 있다는 것이 공지되어 있다. 이 경우, 레이저에 의해 분리 가능한 재료는 제 1 금속층에 제조되며, 레이저에 의해 프로그래밍 가능한 재료에 대한 리드선은 그 위에 배치된 제 2 금속화 평면 내에 제조되고, 상기 금속화 평면은 예컨대 제 1 금속 층 보다 기판 표면에 더 가까이 배치된다. 리드선은 예컨대, 콘택 홀을 통해 제 1 와이어링 평면(제 1 금속층)으로부터 제 2 와이어링 평면(제 2 금속층)으로 안내된다. 그러나, 스태거드 퓨즈에서는 퓨즈의 프로그래밍 시에, 레이저 빔이 보다 깊은 와이어링 평면에 배치된, 인접한 퓨즈용 리드선을 손상시킬 수 있다는 문제가 있다.
본 발명의 목적은 장소가 절약되며 프로그래밍 시에 레이저에 의해 인접한 도체 트랙 또는 퓨즈의 손상이 발생하지 않는 퓨즈의 배치를 제공하는 것이다.
상기 목적은, 본 발명에 따라 각각 제 1 도전 상태 또는 에너지 인가에 의해 야기될 수 있는 다른 제 2 도전 상태를 갖는 전기 접속 소자를 구비한 집적 회로에 있어서,
- 제 1 연장방향 및 이것에 수직인 제 2 연장방향을 가진 기판 표면을 가진 기판을 포함하고;
- 제 2 방향으로 볼 때 기판 표면 상부에서 제 1 와이어링 평면 내에 나란히 배치된 제 1 전기 접속 소자 및 제 2 전기 접속 소자를 포함하고;
- 제 2 방향으로 볼 때 기판 표면 상에 나란히 배치된 제 3 전기 접속 소자 및 제 4 접속 소자를 포함하고;
- 상기 제 3 전기 접속 소자의 한 단부 및 제 4 전기 접속 소자의 한 단부가 제 1 방향을 따라 제 1 전기 접속 소자의 한 단부 및 제 2 전기 접속 소자의 한 단부와 이격되고,
- 상기 제 1 접속 소자는 제 2 방향으로 볼 때 제 2 전기 접속 소자와의 제 1 간격을 갖고;
- 상기 기판 표면 상부에 배치되며 제 1 전기 접속 소자에 접속된, 제 1 도체 트랙을 포함하고;
- 상기 기판 표면 상부에 배치되며 제 2 전기 접속 소자에 접속된, 제 2 도체 트랙을 포함하고;
- 상기 제 1 도체 트랙과 제 2 도체 트랙은 제 3 전기 접속 소자와 제 4 전 기 접속 소자 사이에 배치되며 거기에서 제 1 간격 보다 작은 제 2 간격을 갖고;
- 상기 제 1 도체 트랙은 제 1 와이어링 평면 내에 배치되고 제 2 도체 트랙은 적어도 부분적으로 제 2 와이어링 평면 내에 배치되며, 상기 제 2 와이어링 평면은 제 1 와이어링 평면 보다 기판 표면에 가까이 배치되는, 집적 회로에 의해 달성된다.
본 발명에 따른 장치의 장점은 기판 표면상에서 전기 접속 소자들이 바람직하게는 인접한 퓨즈의 프로그래밍 시에 퓨즈의 손상이 피해질 정도로 선택된 제 1 간격으로 이격된다는 것이다. 또한, 도체 트랙들은 그것에 접속된 전기 접속 소자 보다 작은 간격을 갖도록 기판 표면에 배치된다. 이것은 도체 트랙들이 기판 표면 상에 매우 컴팩트하게 배치될 수 있다는 장점을 갖는다. 부가적으로, 도체 트랙들은 2개의 인접한 전기 접속 소자 사이에 연장되도록 기판 표면에 배치된다.
전기 접속 소자 사이의 간격은 바람직하게는 인접한, 이미 프로그래밍된 퓨즈가 퓨즈의 프로그래밍 시에 제거되는 재료에 의해 단락되지 않도록 선택된다. 본 발명에 따른 장치에 의해, 퓨즈 뱅크에 필요한 기판 표면이 퓨즈 뱅크 내의 전기 접속 소자의 수가 일정할 때 감소될 수 있다.
집적 회로의 바람직한 실시예에서는 제 1 도체 트랙 및 제 2 도체 트랙이 기판 표면에 수직으로 배치된 기판 법선의 방향으로 나란히 배치된다. 따라서, 2개의 전기 접속 소자 사이에서 2개 이상의 도체 트랙이 기판 표면상에 상하로 배치된다. 이것은 전기 접속 소자에 접속된 도체 트랙들이 매우 컴팩트하게 그리고 서로 밀접하게 형성될 수 있다는 장점을 갖는다.
집적 회로에서, 기판 표면 상에 제 1 와이어링 평면 및 제 2 와이어링 평면이 배치되고, 제 1 와이어링 평면은 기판 표면에 대해 제 2 와이어링 평면과는 다른 간격을 갖는다. 제 1 와이어링 평면은 기판 표면에 대해 제 2 와이어링 평면 보다 큰 간격을 갖는다. 제 2 와이어링 평면은 기판 표면에 대해 제 1 와이어링 평면 보다 더 가까이 놓인다. 바람직하게는 제 1 와이어링 평면은 집적 회로의 최상부 와이어링 평면이다. 따라서, 도체 트랙들의 공간 절약 배치가 가능해지는데, 그 이유는 도체 트랙이 기판 법선의 방향으로 서로 이격될 수 있으므로, 도체 트랙들이 기판 표면에 대해 상하로 쌓여질 수 있어서 다수의 도체 트랙들이 하나의 개별 도체 트랙의 기판 표면 요건으로 배치될 수 있기 때문이다.
제 1 전기 접속 소자, 제 2 전기 접속 소자 및 제 1 도체 트랙은 제 1 와이어링 평면에 배치되고, 제 2 도체 트랙은 적어도 부분적으로 제 2 와이어링 평면에 배치된다. 이것은 전기 접속 소자에 접속되는 도체 트랙의 공간 절약 배치를 가능하게 한다.
집적 회로의 또 다른 바람직한 실시예에서는 다수의 전기 접속 소자들이 제 2 방향을 따라 나란히 배치되며, 전기 접속 소자들은 각각 제 1 방향으로 제 1 리드선 및 제 2 리드선을 가지며, 다수의 전기 접속 소자의 제 1 리드선들은 서로 접속된다. 따라서, 하나의 공통 리드선을 가진 전기 접속 소자들은, 전기 접속 소자의 프로그래밍된 상태에 따라 전기 접속 소자의 제 2 단자에 인가되거나 또는 전기 접속 소자의 분리 시 인가되지 않는 전위에 접속될 수 있게 된다.
집적 회로의 또 다른 바람직한 실시예에서는 제 2 방향으로 제 1 전기 접속 소자 및 제 2 전기 접속 소자 옆에 부가의 접속 소자들이 배치되며, 상기 부가의 접속 소자들은 서로 적어도 제 1 간격을 갖는다.
상이한 평면에서 연장되는 접속 소자용 단자 도체 트랙들은 바람직하게는 수직으로 배향된 콘택을 통해 서로 접속된다. 상기 콘택은 와이어링 평면을 서로 절연시키는 절연층을 통해 안내된다.
본 발명의 또 다른 바람직한 실시예는 종속 청구항에 제시된다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 전기 접속 소자와, 상기 전기 접속 소자를 접촉시키는 도체 트랙의 배치를 나타낸 개략도.
도 2는 다른 배치의 도체 트랙에 접촉된 전기 접속 소자의 다른 배치를 나타낸 개략도.
도 3은 다수의 와이어링 평면에 배치된 도체 트랙에 접촉된 전기 접속 소자의 또 다른 배치를 나타낸 개략도.
도 4는 도 2에 따른 제 1 와이어링 평면에 배치된 전기 접속 소자와 도체 트랙을 가진 기판의 단면도.
도 5는 도 2에 따른 제 1 와이어링 평면과 제 2 와이어링 평면에 배치된 전기 접속 소자와 도체 트랙을 가진 기판의 다른 단면도.
도 1에는 기판 표면(10)을 가진 기판(5)이 도시된다. 기판 표면(10)은 제 1 연장 방향(X)과 상기 제 1 방향(X)에 수직인 제 2 연장 방향(Y)을 갖는다. 제 1 전기 접속 소자(15)와 제 2 전기 접속 소자(20)가 기판 표면(10)상에서 제 2 방향(Y)을 따라 또는 제 2 방향(Y)으로 나란히 배치된다. 즉, 제 1 전기 접속 소자(15)의 위치는 제 2 전기 접속 소자(20)의 위치로부터 방향(Y)을 따라 평행 이동함으로써 주어진다. 이것은 도 3에서 제 1 및 제 2 전기 접속 소자(15, 20)의 수평으로 도시된 모든 에지들은 서로 평행하게 연장되는 반면, 수직으로 도시된 에지들은 하나의 동일한 직선을 따라 서로 정렬되어 연장되는 것을 의미한다.
제 3 전기 접속 소자(25)와 제 4 전기 접속 소자(30)는 기판 표면(10)상에서 제 2 방향(Y)을 따라 서로 평행하게 이동되어 배치된다.
제 3 전기 접속 소자(25)와 제 4 전기 접속 소자(30)는 제 1 방향(X)을 따라 제 1 전기 접속 소자(15)와 제 2 전기 접속 소자(20)와 이격된다. 제 3 및 제 4 전기 접속 소자(25, 30)의 좌측 단부와 제 1 및 제2 전기 접속 소자(15, 20)의 우측 단부는 서로 간격을 갖는다. 이 경우, 제 3 및 제 4 전기 접속 소자(25, 30)의 좌측 단부는 제 1 및 제 2 전기 접속 소자(15, 20)의 우측 단부 옆에 배치된다.
제 1 전기 접속 소자(15)와 제 2 전기 접속 소자(20)는 제 2 방향(Y)을 따라 제 1 간격(35)을 갖는다. 제 1 전기 접속 소자(15)는 기판 표면(10)상에 배치된 제 1 도체 트랙(40)에 접속된다. 제 2 전기 접속 소자(20)는 기판 표면(10)상에 배치된 제 2 도체 트랙(45)에 접속된다. 제 1 도체 트랙(40)과 제 2 도체 트랙(45)은 제 3 전기 접속 소자(25)와 제 4 전기 접속 소자(30) 사이에 배치되고 거기서 서로 제 2 간격(50)을 갖는다. 제 2 간격(50)은 제 1 간격(35) 보다 작다.
제 3 전기 접속 소자(25)와 제 4 전기 접속 소자(30)는 제 2 방향(Y)을 따라 서로 이동되어 배치된다. 즉, 예컨대 제 3 전기 접속 소자(25)와 제 4 전기 접속 소자(30)의 중점 사이의 연결선은 제 2 방향(Y)에 대해 0°내지 45°의 각을 갖는다.
기판 표면(10)상에 배치된 전기 접속 소자는 제 1 방향(X)을 따라 연장된 제 1 리드선(80)과 제 2 리드선(85)을 갖는다. 예컨대, 제 1 리드선(80)은 제 3 전기 접속 소자(25)와 그것에 인접한 접속 소자에 대해 도시된 것과 같이, 서로 접속될 수 있다. 이것은 리드선들이 하나의 공통 리드선으로 대체되면, 퓨즈 뱅크에 대한 리드선의 거의 절반이 절감될 수 있다는 장점을 갖는다.
도 1에 도시된 전기 접속 소자 또는 퓨즈는 매트릭스 형태로 배치된다. 매트릭스의 좌표가 퓨즈로 완전히 채워지지 않고, 오히려 몇 개의 퓨즈가 비어있으므로 거기서 도체 트랙들이 기판 표면(10)상에 배치될 수 있다.
도 2에는 도 1에 따른 전기 접속 소자의 배치가 도시되지만, 여기서는 전기 접속 소자에 접속된 도체 트랙들이 도 1에서와는 달리 연장된다. 제 1 와이어링 평면(60)과 제 2 와이어링 평면(65)이 기판 표면(10)상에 배치된다. 제 1 와이어링 평면(60)은 기판 표면(10)에 대해 제 3 간격(70)을 가지며 제 2 와이어링 평면(65)은 기판 표면(10)에 대해 제 4 간격(75)을 갖는다(도 4 및 도 5 참조). 이 경우, 상기 제 3 간격(70)은 제 4 간격(75)과 다르다. 예컨대, 제 1 전기 접속 소자(15), 제 2 전기 접속 소자(20) 및 제 1 도체 트랙(40)은 제 1와이어링 평면(60)내에 배치되고, 제 2 도체 트랙(45)은 적어도 부분적으로 제 2 와이어링 평면(65)내에 배치된다. 제 2 도체 트랙(45) 내부에서 제 1 와이어링 평면(60)과 제 2 와이어링 평면(65) 사이에 접속 소자로서 콘택 플러그(100)가 배치된다.
또한, 도 1과는 달리 제 1 도체 트랙(40)이 제 2 도체 트랙(45) 상부에 연장됨으로써, 기판 표면(10)의 공간이 절약될 수 있는 것이 도시된다. 기판 표면의 수직 평면도로 볼 때, 하부의 제 2 와이어링 평면에 연장된 도체 트랙(45)은 부분적으로 상부의 제 1 와이어링 평면에 연장된 2개의 단자 도체 트랙, 즉 접속 소자(20)에 직접 인접하게 배치된 접속 소자(15, 16)에 대한 단자 도체 트랙에 의해 부분적으로 커버된다.
도 3에는 본 발명의 또 다른 실시예가 도시된다. 여기서, 전기 접속 소자에 접속된 도체 트랙은 제 1 와이어링 평면(60), 제 2 와이어링 평면(65) 및 제 3 와이어링 평면(110)내에 배치된다. 이로 인해, 전기 접속 소자의 접속을 위한 3개의 도체 트랙이 상하로 연장됨으로써 공간 절약 방식으로 배치될 수 있다. 도체 트랙 내부에서, 여러 와이어링 평면들이 콘택 플러그(100)에 의해 서로 접속된다.
도 4에는 기판(5)의 단면도가 도시된다. 기판(5)은 절연층(105)이 배치된 기판 표면(10)을 갖는다. 예컨대, 제 1 전기 접속 소자(15)와 제 1 도체 트랙(40)이 배치된 제 1 와이어링 평면(60)이 절연층(105)상에 배치된다. 제 1 와이어링 평면(60)은 기판 표면(10)과의 제 3 간격(70)을 갖는다.
도 5에는 기판(5)의 다른 단면도가 도시된다. 기판(5)은 절연층(105)이 배치된 기판 표면(10)을 갖는다. 도체 트랙(41)을 가진 전기 접속 소자(21)가 절연층(105)상에 배치된다. 기판 표면(10)상에는 기판 표면(10)에 수직으로 놓인 기판 표면 법선(55)이 도시된다. 전기 접속 소자(21)와 도체 트랙(41)은 제 1 와이어링 평면(60)내에 배치된다. 제 1 와이어링 평면(60)은 기판 표면(10)과의 제 3 간격(70)을 갖는다. 나아가, 제 2 와이어링 평면(65)은 기판 표면(10)과의 제 4 간격(75)을 갖는다. 절연층(105)은 와이어링 평면(60, 65)을 서로 절연시킨다. 제 2 와이어링 평면(65)은 콘택 플러그(100)를 통해 제 1 와이어링 평면(60)에 그리고 전기 접속 소자(21)에 접속된다. 여기서, 제 3 간격(70)은 제 4 간격(75) 보다 크게 형성된다. 콘택(100)은 법선(55)을 따라, 즉 기판 표면(10)에 대해 수직으로 연장된다.
2개 이상 또는 5개 이상의 전기 접속 소자가 하나의 그룹으로 구성되는 배치도 가능하다. 이 경우, 한 그룹의 인접한 전기 접속 소자는 서로 제 1 간격(35)에 상응하는 간격을 갖는다. 개별 전기 접속 소자의 와이어링을 위해, 반도체 구성요소의 모든 와이어링 평면이 사용될 수 있다.

Claims (6)

  1. 각각 제 1 도전 상태 또는 에너지 인가에 의해 야기될 수 있는 다른 제 2 도전 상태를 갖는 전기 접속 소자를 구비한 집적 회로에 있어서,
    - 제 1 방향(X) 및 이것에 수직인 제 2 방향(Y)을 가진 기판 표면(10)을 가진 기판(5)을 포함하고;
    - 제 2 방향(Y)으로 볼 때, 기판 표면(10) 상부에서 제 1 와이어링 평면(60) 내에 나란히 배치된 제 1 전기 접속 소자(15) 및 제 2 전기 접속 소자(20)를 포함하고;
    - 제 2 방향(Y)으로 볼 때, 기판 표면(10)상에 나란히 배치된 제 3 전기 접속 소자(25) 및 제 4 접속 소자(30)를 포함하고;
    - 상기 제 3 전기 접속 소자(25)의 한 단부 및 제 4 전기 접속 소자(30)의 한 단부가 제 1 방향(X)을 따라 제 1 전기 접속 소자(15)의 한 단부 및 제 2 전기 접속 소자(20)의 한 단부와 이격되고,
    - 상기 제 1 전기 접속 소자(15)는, 제 2 방향(Y)으로 볼 때, 제 2 전기 접속 소자(20)에 대해 제 1 간격(35)을 가지며;
    - 상기 기판 표면(10) 상부에 배치되며 제 1 전기 접속 소자(15)에 접속된, 제 1 도체 트랙(40)을 포함하고;
    - 상기 기판 표면(10) 상부에 배치되며 제 2 전기 접속 소자(20)에 접속된, 제 2 도체 트랙(45)을 포함하고;
    - 상기 제 1 도체 트랙(40)과 제 2 도체 트랙(45)은 제 3 전기 접속 소자(25)와 제 4 전기 접속 소자(30) 사이에 배치되며, 거기에서 제 1 간격(35) 보다 작은 제 2 간격(50)을 갖고;
    - 상기 제 1 도체 트랙(40)은 제 1 와이어링 평면(60)내에 배치되고, 제 2 도체 트랙(45)은 적어도 부분적으로 제 2 와이어링 평면(65)내에 배치되며, 상기 제 2 와이어링 평면은 제 1 와이어링 평면(60) 보다 기판 표면(10)에 가까이 배치되는 것을 특징으로 하는 집적 회로.
  2. 제 1항에 있어서,
    상기 제 1 도체 트랙(40) 및 제 2 도체 트랙(45)이 기판 표면(10)에 수직으로 배치된 기판 법선(55)의 방향으로 볼 때 적어도 부분적으로 오버랩되어 배치되는 것을 특징으로 하는 집적 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 2 도체 트랙(45)은 제 2 접속 소자(60)에 접속되며 제 1 와이어링 평면(60)에서 연장되는 제 1 섹션 및, 제 2 와이어링 평면(65)에서 연장되는 제 2 섹션을 포함하고, 상기 제 2 도체 트랙(45)의 제 1 및 제 2 섹션은 제 1 와이어링 평면(60)으로부터 제 2 와이어링 평면(65)으로 연장되는 콘택(100)을 통해 서로 접속되는 것을 특징으로 하는 집적 회로.
  4. 제 3항에 있어서,
    상기 제 1 및 제 2 와이어링 평면(60, 65)이 절연층(105)에 의해 서로 분리되며, 상기 콘택(100)은 절연층(105)을 통해 기판 표면(10)에 대해 수직으로 연장된 방향(55)으로 안내되는 것을 특징으로 하는 집적 회로.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    다수의 전기 접속 소자가 제 2 방향(Y)으로 볼 때 나란히 배치되고, 전기 접속 소자들은 각각 제 1 방향(X)으로 제 1 리드선(80) 및 제 2 리드선(85)을 가지며, 다수의 전기 접속 소자의 제 1 리드선(80)들은 서로 접속되는 것을 특징으로 하는 집적 회로.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제 2 방향(Y)으로 볼 때, 제 1 전기 접속 소자(15) 및 제 2 전기 접속 소자(20) 옆에 부가의 접속 소자들이 배치되고, 상기 부가의 접속 소자들은 서로 적어도 제 1 간격(35)을 갖는 것을 특징으로 하는 집적 회로.
KR1020037011516A 2001-03-15 2002-03-07 전기 접속 소자를 구비한 집적 회로 KR100567984B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10112543.7 2001-03-15
DE10112543A DE10112543A1 (de) 2001-03-15 2001-03-15 Integrierte Schaltung mit elektrischen Verbindungselementen
PCT/DE2002/000822 WO2002075810A2 (de) 2001-03-15 2002-03-07 Integrierte schaltung mit elektrischen verbindungselementen

Publications (2)

Publication Number Publication Date
KR20030080248A KR20030080248A (ko) 2003-10-11
KR100567984B1 true KR100567984B1 (ko) 2006-04-05

Family

ID=7677616

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037011516A KR100567984B1 (ko) 2001-03-15 2002-03-07 전기 접속 소자를 구비한 집적 회로

Country Status (7)

Country Link
US (1) US6803612B2 (ko)
EP (1) EP1368833B1 (ko)
JP (1) JP4050151B2 (ko)
KR (1) KR100567984B1 (ko)
DE (2) DE10112543A1 (ko)
TW (1) TW552695B (ko)
WO (1) WO2002075810A2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317533B1 (ko) * 1999-11-10 2001-12-24 윤종용 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법
KR100448909B1 (ko) * 2002-09-27 2004-09-16 삼성전자주식회사 퓨즈 구조 및 그것을 이용한 집적 회로 장치
JP4511211B2 (ja) * 2004-02-12 2010-07-28 ルネサスエレクトロニクス株式会社 半導体装置
JP5157090B2 (ja) * 2005-09-14 2013-03-06 セイコーエプソン株式会社 半導体装置、電気光学装置及び電子機器
KR100790995B1 (ko) * 2006-08-11 2008-01-03 삼성전자주식회사 반도체 소자의 퓨즈박스 및 그 형성방법
KR20140137465A (ko) * 2007-09-19 2014-12-02 지에스아이 그룹 코포레이션 고속 빔 편향 링크 가공
KR100980416B1 (ko) * 2008-01-16 2010-09-07 주식회사 하이닉스반도체 컬럼 리던던시 퓨즈 블록을 구비한 반도체 집적 회로 장치
JP2009170903A (ja) * 2008-01-16 2009-07-30 Hynix Semiconductor Inc 複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造
US8599630B2 (en) 2008-01-16 2013-12-03 SK Hynix Inc. Semiconductor integrated circuit including column redundancy fuse block
KR101043841B1 (ko) * 2008-10-14 2011-06-22 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈
KR101046229B1 (ko) * 2009-03-17 2011-07-04 주식회사 하이닉스반도체 퓨즈를 포함하는 반도체 장치
KR101110479B1 (ko) * 2009-07-06 2012-01-31 주식회사 하이닉스반도체 반도체 소자의 퓨즈 및 그 형성 방법
US20110210105A1 (en) * 2009-12-30 2011-09-01 Gsi Group Corporation Link processing with high speed beam deflection
DE102014104225A1 (de) * 2014-03-26 2015-10-01 Feaam Gmbh Elektrische Maschine

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW279229B (en) * 1994-12-29 1996-06-21 Siemens Ag Double density fuse bank for the laser break-link programming of an integrated-circuit
US5760674A (en) * 1995-11-28 1998-06-02 International Business Machines Corporation Fusible links with improved interconnect structure
US5905295A (en) * 1997-04-01 1999-05-18 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
US5636172A (en) * 1995-12-22 1997-06-03 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
JP3099802B2 (ja) * 1998-04-09 2000-10-16 日本電気株式会社 半導体記憶装置
US5949323A (en) * 1998-06-30 1999-09-07 Clear Logic, Inc. Non-uniform width configurable fuse structure
KR100275750B1 (ko) * 1998-11-05 2000-12-15 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
CN1167128C (zh) * 1999-04-14 2004-09-15 国际商业机器公司 电熔化熔断器及其阵列和排列
US6486527B1 (en) * 1999-06-25 2002-11-26 Macpherson John Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter
US6225652B1 (en) * 1999-08-02 2001-05-01 Clear Logic, Inc. Vertical laser fuse structure allowing increased packing density
US6096580A (en) * 1999-09-24 2000-08-01 International Business Machines Corporation Low programming voltage anti-fuse
KR100317533B1 (ko) * 1999-11-10 2001-12-24 윤종용 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법

Also Published As

Publication number Publication date
US6803612B2 (en) 2004-10-12
WO2002075810A3 (de) 2003-07-24
KR20030080248A (ko) 2003-10-11
DE50203196D1 (de) 2005-06-30
EP1368833B1 (de) 2005-05-25
DE10112543A1 (de) 2002-10-02
WO2002075810A2 (de) 2002-09-26
EP1368833A2 (de) 2003-12-10
TW552695B (en) 2003-09-11
JP2004527907A (ja) 2004-09-09
JP4050151B2 (ja) 2008-02-20
US20040057301A1 (en) 2004-03-25

Similar Documents

Publication Publication Date Title
KR100567984B1 (ko) 전기 접속 소자를 구비한 집적 회로
KR100279954B1 (ko) 초대규모 집적 회로를 위한 도전체 트랙 구조
US7466021B2 (en) Memory packages having stair step interconnection layers
US7361967B2 (en) Semiconductor device with fuse wires and connection wires
EP0166401B1 (en) Circuit module
US6506981B1 (en) Interconnect structure having fuse or anti-fuse links between profiled apertures
US6693446B2 (en) Apparatus for testing reliability of interconnection in integrated circuit
US5640308A (en) Field programmable circuit module
KR100413148B1 (ko) 다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈
KR100667379B1 (ko) 집적 반도체 칩
US20020100956A1 (en) Multi-level fuse structure
KR100479295B1 (ko) 터미널 비아 퓨즈 윈도우를 통과하는 배선
KR101168395B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100807637B1 (ko) 반도체 및 반도체 제조 방법
KR200388110Y1 (ko) 정션 박스
KR101087799B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20000077334A (ko) 퓨즈 구조물 및 그 제조방법
KR20110003678A (ko) 반도체 소자의 퓨즈
JP2011060879A (ja) 半導体装置
KR20060016862A (ko) 하부에 배선을 형성한 반도체 장치의 퓨즈층 구조
JPH06151495A (ja) ハイブリッドic
KR20070115518A (ko) 반도체 소자의 퓨즈라인
CN1334604A (zh) Tv窗口中双倍熔丝密度
KR19980031515A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140320

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee