JP4050151B2 - 電気的接続素子を備えた集積回路 - Google Patents

Description

発明の詳細な説明

本出願は、それぞれが第１導電状態（ersten Leitfaehigkeitszustand）を有するか、またはエネルギーを与えることによって生じうる異なる第２導電状態を有する電気的接続素子（elektrischen Verbindungselementen）、を備えた集積回路に関するものである。

第１状態または第２状態を有する電気的接続素子は、ヒューズとも呼ばれている。このヒューズは、例えばレーザーヒューズと電気ヒューズとに分けられる。レーザーヒューズは、レーザーによって放射される光を用いて制御される。電気ヒューズは、逆に、ヒューズを介して流れる電流を用いて制御される。電気ヒューズの場合、電気的接続素子が非制御の状態で導通しているか導通していないかによって、ヒューズとアンチヒューズとが区別される。通常、ヒューズを制御できるのは一度だけである。

ヒューズは、例えば、機能テスト後に、集積回路の欠陥機能ブロックを余剰機能ブロックに置き換えるために、集積回路内で用いられる。レーザーヒューズの設計は、通常、初めに導電接続を形成するように行われている。レーザーヒューズは、レーザー光線が導電接続を破壊するというやり方で、レーザーを用いて制御される。一般的に、任意の導電性物質から、ヒューズを形成できる。例えば、これらのヒューズを、金属から製造できる。これらのヒューズは、通常、基板表面の限定された領域内に配置されている。この領域は、例えば、レーザーヒューズ区画（Laser-Fuse-Bay）、またはヒューズ層（Fuse-Bank）と呼ばれている。通常、ヒューズ層に配置されたヒューズは、互いに所定の間隔を保っている。ヒューズと隣接するヒューズとの間隔が、非常に狭い場合、ヒューズを制御する際に、反射レーザー光線または直接レーザー光線を吸収することによって、隣接するヒューズを破損してしまう。同様に、すでに制御されて切断されたヒューズを、このヒューズに隣接するヒューズを制御する間に、遊離する物質によって短絡できる。

将来的な課題としては、隣り合うヒューズ間の距離を、比較的広く保つ必要がある。なぜなら、集積回路に使用できる面積は縮小傾向にあり、これによって、レーザーヒューズ区画を、同様に縮小する必要があるからである。

従来技術から知られているように、いわゆる千鳥配置ヒューズを形成した場合には、隣り合う２つのヒューズ間の距離を縮小できる。この場合、レーザーによって切断可能な物質を第１金属層内に形成し、レーザーによって制御可能なこの物質への導線を、第１金属層の上に配置された（例えば、第１金属層よりも基板表面に近く配置された）第２金属被覆平面に形成する。この導線は、例えば、第１配線領域（ersten Verdrahtungsebene）（第１金属層）の接触穴を用いて、第２配線領域（第２金属層）へと続いている。この千鳥配置ヒューズの場合、ヒューズを制御している間に、レーザー光線が、より下に位置する配線領域に配置された、隣接するヒューズ用の導線を破損してしまうという問題がある。

本発明の目的は、レーザー制御の際に、隣接する配線（Leiterbahnen）またはフューズの破損を回避する、面積縮小型のフューズ配置を提供することにある。

本発明によると、その目的は、それぞれが第１導電状態を有するか、またはエネルギーを与えることによって生じうる異なる第２導電状態を有する電気的接続素子、を備えた集積回路によって達成される。この集積回路は、第１延長方向とそれに対して垂直に延びる第２延長方向とを有する基板表面を備えた基板と、第１配線領域内の基板表面に第２方向に並んで配置されている、第１電気的接続素子および第２電気的接続素子と、基板表面にほぼ第２方向に並んで配置されている、第３電気的接続素子および第４電気的接続素子と、基板表面に配置されており、第１電気的接続素子に接続されている第１配線と、基板表面に配置されており、第２電気的接続素子に接続されている第２配線とを備えている。

なお、この集積回路では、第３電気的接続素子の端部と第４電気的接続素子の端部とが、第１電気的接続素子の端部と第２電気的接続素子の端部とから、第１方向に間隔をあけており、第１電気的接続素子は、第２電気的接続素子との間に、第２方向に第１間隔をあけており、第１配線および第２配線が、第３電気的接続素子と第４電気的接続素子との間に配置されており、そこで、それら配線間の第２間隔が第１間隔よりも狭くなっており、第１配線が第１配線領域内に配置されており、第２配線が少なくとも部分的に第２配線領域内に配置されており、この第２配線領域は第１配線領域よりも基板表面近くに位置している。

本発明による配置の利点の１つは、基板表面の電気的接続素子どうしが、好ましくは隣接するヒューズを制御する間のヒューズの破損を回避するように選択された第１間隔を保っている、という点にある。さらに、基板表面の配線は、これら配線間の間隔がそれらに接続された電気的接続素子間の間隔よりも狭くなるように配置されている。その利点は、基板表面の配線を非常に密集して配置できるという点にある。さらに、これらの配線を、隣り合う２つの電気的接続素子間に延びるように基板表面に配置する。

同様に、電気的接続素子の間隔は、それぞれ、ヒューズを制御する間に除去される物質によって、隣接する制御済みのヒューズを短絡しないように選択されていることが好ましい。本発明による配置によって、ヒューズ層内の電気的接続素子を一定数に保ちながら、ヒューズ層に必要な基板表面を低減できる。

集積回路の優れた改良点の１つは、第１配線と第２配線とは、基板表面に対して垂直な基板の垂線方向に、平行して配置されていることである。従って、２つの電気的接続素子間には、２つまたはそれ以上の配線が基板表面に上下に配置されている。この利点は、電気的接続素子に接続された配線を、非常に緻密に、互いに密集して隣接して形成できる点にある。

この集積回路内では、基板表面に、第１配線領域および第２配線領域が配置されている。この第１配線領域は、基板表面との間に、第２配線領域とは異なる間隔を有している。この第１配線領域は、基板表面に対して、第２配線領域よりも広い間隔を有している。第２配線領域は、第１配線領域よりも、基板表面に近く位置している。この第１配線領域は、便宜的に、集積回路の中の最も上に位置する配線領域である。これによって、面積を縮小するための配線配置が可能となる。また、基板の垂線方向に、配線の間隔を互いに空けることができる。これによって、配線が基板表面に対して上下に堆積でき、従って、個々の配線に必要な基板表面を備えた複数の配線が、配置されるからである。

第１電気的接続素子、第２電気的接続素子、および第１配線は、第１配線領域に配置されており、第２配線は、少なくとも部分的に第２配線領域に配置されている。これによって、電気的接続素子に連結されている配線を、面積を縮小して配置できる。

集積回路のさらに優れた改良点は、複数の電気的接続素子が、第２方向に沿って平行して配置されていることである。この電気的接続素子は、それぞれ、第１方向に第１導線および第２導線を備え、複数の電気的接続素子の第１導線どうしは、互いに接続されている。これによって、同じ銅線すなわち面積を縮小した導線を有するこれらの電気的接続素子を、ある電位（elektrisches Potential）に連結できる。この電位は、電気的接続素子の制御された状態に応じて、電気的接続素子の第２端子に存在するが、電気的接続素子が切断される（aufgetrenntem）間には存在しない。

この集積回路のさらに優れた改良点は、第１電気的接続素子および第２電気的接続素子と並んで、それぞれ少なくとも第１間隔を開けている他の接続素子どうしが、第２方向に互いに配置されていることである。

異なる領域に延びる、接続素子用の端子配線は、好ましくは垂直に方向づけられた接触部を介して互いに接続されている。この接触部は、配線領域を互いに絶縁する絶縁層を貫いている。

本発明のさらに優れた改良点を、各従属請求項ごとに示す。

次に、本発明を、実施例および図面を参照して詳述する。図１は、電気的接続素子の配置と、この電気的接続素子に接触している配線とを示す図である。図２は、異なる配置をした配線に接触している、電気的接続素子の別の配置を示す図である。図３は、複数の配線領域に配置されている配線に接触される、電気的接続素子の別の配置を示す図である。図４は、電気的接続素子と配線とを備えた基板を貫く断面を示す図である。図５は、第１配線領域と第２配線領域とに配置されている、電気的接続素子および配線を備えた、基板を貫くさらに別の断面を示す図である。

図１に、基板表面１０を備えた基板５を示す。この基板表面１０は、第１延長方向Ｘ、および、第１方向Ｘに対して垂直に配置された第２延長方向Ｙを有する。基板表面１０には、第１電気的接続素子１５と第２電気的接続素子２０とが、第１方向Ｙに沿って、またはその方向に見られるように、平行して配置されている。つまり、接続素子１５の位置は、接続素子２０の位置から方向Ｙに沿って平行移動することによって明らかになる。つまり、図３の接続素子１５，２０の水平に示された全ての縁は、互いに平行して延びている。他方、同じ直線に沿って垂直に示された縁は、互いに同じ直線に沿って延びている。

第３電気的接続素子２５と第４電気的接続素子３０とは、ほぼ第２方向Ｙに互いに平行してずれて、基板表面１０上に配置されている。第３電気的接続素子２５と第４電気的接続素子３０とは、第１電気的接続素子１５と第２電気的接続素子２０とから第１方向Ｘに間隔を保っている。接続素子２５・３０の左側の端部と、接続素子１５・２０の右側の端部とは、互いに間隔をあけている。この場合、接続素子２５・３０の左側の端部は、接続素子１５・２０の右側の端部の真横に配置されている。

第１電気的接続素子１５と第２電気的接続素子２０とは、第２方向Ｙに第１間隔３５を備えている。第１電気的接続素子１５は、基板表面１０に配置された第１配線４０に接続されている。第２電気的接続素子２０は、基板表面１０に配置された第２配線４５に接続されている。第１配線４０と第２配線４５とは、第３電気的接続素子２５と第４電気的接続素子３０との間に配置されており、そこで、互いに第２間隔５０を有している。この第２間隔５０は、第１間隔３５よりも狭い。

第３電気的接続素子２５と第４電気的接続素子３０とは、ほぼ第２方向Ｙに互いにずれて配置されている。つまり、例えば、第３電気的接続素子２５の中心と第４電気的接続素子３０の中心との間の接続線は、第２方向Ｙに対してある角度を有している。この角度は、０°〜４５°であってもよい。

基板表面１０に配置された電気的接続素子は、ほぼ第１方向Ｘに沿って延びる第１導線８０と第２導線８５とを備えている。第３電気的接続素子２５と、その素子に隣接する接続素子とについて示しているように、例えば、第１導線８０を互いに接続できる。この利点は、導線が共通の導線によって置き換えられると、ヒューズ層に対してほぼ半分の導線を削減できるという点にある。

図１に示したように、電気的接続素子またはヒューズは、マトリックスの形状に配置されている。この場合、マトリックスの座標は、ヒューズによって完全には占有されておらず、空いている箇所もある。これによって、そこでは、配線を基板表面１０上に配置できる。

図２に、図１による電気的接続素子の配置を示す。この配置では、電気的接続素子に連結されている配線が図１とは異なって延びている。基板表面１０には、第１配線領域６０と第２配線領域６５とが配置されている。この第１配線領域６０は、基板表面１０との間に第３間隔７０をあけており、第２配線領域６５は、基板表面１０との間に、第４間隔７５をあけている。この場合、この第３間隔７０は、第４間隔７５とは異なっている。例えば、第１電気的接続素子１５、第２電気的接続素子２０、および第１配線４０は、第１配線領域６０に配置されており、第２配線４５は、少なくとも部分的に第２配線領域６５に配置されている。また、第１配線領域６０と第２配線領域６５との間に位置する、第２配線４５内の接続素子として、接触プラグ１００が配置されている。

さらに、この図は、図１とは逆に、第１配線４０が第２配線４５の上に延びており、その結果、基板表面１０の面積が削減されることを示している。基板表面に対して垂直な平面図では、第２下部配線領域に延びる配線４５が、第１上部配線領域内に延び、配線素子２０に対して境を接して配置されている接続素子１５，１６の、両方の端子配線によって部分的に覆われている。

図３に、本発明の別の実施例を示す。ここでは、電気的接続素子に連結された配線を、第１配線領域６０、第２配線領域６５、および第３配線領域１１０に配置する。これによって、電気的接続素子を連結するための３つの配線が、上下方向に延び、したがって、それらの配線を面積を縮小して配置できる。配線内には、様々な配線領域が接触プラグ１００によって互いに接続されている。

図４に、基板５を貫く断面を示す。基板５には基板表面１０があり、その上に絶縁層１０５が配置されている。絶縁層１０５の上には、例えば第１電気的接続素子１５と第１配線４０とが位置する第１配線領域６０が、配置されている。この第１配線領域６０は、基板表面１０との間に第３間隔７０を有している。

図５に、基板５を貫く別の断面を示す。基板５には基板表面１０があり、その上に絶縁層１０５が配置されている。絶縁層１０５の上には、第１配線４０を有する電気的接続素子１５が示されている。基板表面１０には、その上に垂直に位置する基板表面垂線５５が示されている。第１電気的接続素子１５と第１配線４０とは、第１配線領域６０内に配置されており、第１配線領域は、基板表面１０との間に第３間隔７０を有している。さらに、基板表面１０から第４間隔７５を有する第２配線領域６５が、示されている。また、絶縁層１０５は、配線領域６０と６５とを互いに絶縁する。この第２配線領域６５は、第１配線領域６０と第１電気的接続素子１５とを備えた接触プラグ１００に接続されている。この場合、第３間隔７０は第４間隔７５よりも広く形成されている。接触部１００は、ほぼ垂線５５に沿っており、つまり、基板表面１０に対して垂直方向に延びている。

同様に、２つ、または、５つ以上の電気的接続素子を１つの群に配置するという配置も、考慮できる。１群内の隣り合う電気的接続素子は、それぞれ互いに第１間隔３５に相当する間隔を保っている。個々の電気的接続素子を配線するために、半導体素子の全ての配線領域を使用できる。

電気的接続素子の配置と、この電気的接続素子に接触している配線の配置とを示す図である。 異なる配置をした配線に接触している、電気的接続素子の別の配置を示す図である。 複数の配線領域に配置されている配線に接触される、電気的接続素子の別の配置を示す図である。 電気的接続素子と配線とを備えた基板を貫く断面を示す図である。 第１配線領域と第２配線領域とに配置されている、電気的接続素子および配線を備えた、基板を貫く別の断面を示す図である。

符号の説明

５ 基板
１０ 基板表面
Ｘ 第１方向
Ｙ 第２方向
１５ 第１電気的接続素子
２０ 第２電気的接続素子
２５ 第３電気的接続素子
３０ 第４電気的接続素子
３５ 第１間隔
４０ 第１配線
４５ 第２配線
５０ 第２間隔
５５ 基板の垂線
６０ 第１配線領域
６５ 第２配線領域
７０ 第３間隔
７５ 第４間隔
８０ 第１導線
８５ 第２導線
９０ 配線
９５ 電気的接続素子
１００ 接触プラグ
１０５ 絶縁層
１１０ 第３配線領域

Claims (6)

1. それぞれが第１導電状態を有するか、またはエネルギーを与えることによって生じうる異なる第２導電状態を有する電気的接続素子、を備えた集積回路であって、
   第１延長方向（Ｘ）と、それに対して垂直に延びる第２延長方向（Ｙ）とを有する基板表面（１０）を備えた基板（５）と、
   第１配線領域（６０）内の上記基板表面（１０）に上記第２方向（Ｙ）に並んで配置されている、第１電気的接続素子（１５）および第２電気的接続素子（２０）と、
   上記基板表面（１０）に、ほぼ上記第２方向（Ｙ）に並んで配置されている、第３電気的接続素子（２５）および第４電気的接続素子（３０）と、
   上記基板表面（１０）に配置され、上記第１電気的接続素子（１５）に接続されている第１配線（４０）と、
   上記基板表面（１０）に配置され、上記第２電気的接続素子（２０）に接続されている第２配線（４５）とを備えており、
   上記第３電気的接続素子（２５）の端部と上記第４電気的接続素子（３０）の端部とが、上記第１電気的接続素子（１５）の端部と上記第２電気的接続素子（２０）の端部とから、第１方向（Ｘ）に間隔をあけており、
   上記第１電気的接続素子（１５）は、上記第２電気的接続素子（２０）との間に、第２方向（Ｙ）に第１間隔（３５）をあけており、
   上記第１配線（４０）と上記第２配線（４５）とが、上記第３電気的接続素子（２５）と上記第４電気的接続素子（３０）との間に配置されており、そこでは、それら配線間の第２間隔（５０）が、上記第１間隔（３５）よりも狭くなっており、
   上記第１配線（４０）が上記第１配線領域（６０）内に配置されており、上記第２配線（４５）が少なくとも部分的に第２配線領域（６５）内に配置されており、この第２配線領域（６５）は上記第１配線領域（６０）よりも上記基板表面（１０）近くに位置しており、
   上記第１配線（４０）と上記第２配線（４５）とが、少なくとも部分的に重なり合って配置されていることを特徴とする、集積回路。
2. 上記第１配線（４０）と上記第２配線（４５）とが、上記基板表面（１０）に対して垂直な基板の垂線（５５）方向に、少なくとも部分的に重なり合って配置されていることを特徴とする、請求項１に記載の集積回路。
3. 上記第２配線（４５）は、上記第２接続素子（２０）に連結されて上記第１配線領域（６０）内に延びる第１部分と、上記第２配線領域（６５）内に延びる第２部分とを有しており、
   上記第２配線（４５）の第１および第２部分が、上記第１配線領域（６０）から上記第２配線領域（６５）へ延びる上記第１接触部（１００）を介して互いに接続されていることを特徴とする、請求項１または２に記載の集積回路。
4. 上記第１および第２配線領域（６０，６５）は、絶縁層（１０５）によって互いに切り離されており、
   上記接触部（１００）は、上記基板表面（１０）に対してほぼ垂直方向（５５）に、上記絶縁層（１０５）を貫いていることを特徴とする、請求項３に記載の集積回路。
5. 複数の電気的接続素子が、上記第２方向（Ｙ）に沿って平行して配置されており、
   上記電気的接続素子は、それぞれ、上記第１方向（Ｘ）に第１導線（８０）および第２導線（８５）を備えており、
   上記複数の電気的接続素子の上記第１導線（８０）どうしが、互いに接続されていることを特徴とする、請求項１〜４のいずれか１項に記載の集積回路。
6. 上記第１電気的接続素子（１５）および上記第２電気的接続素子（２０）と並んで、それぞれ少なくとも上記第１間隔（３５）を開けている他の接続素子どうしが、上記第２方向（Ｙ）に互いに配置されていることを特徴とする、請求項１〜５のいずれか１項に記載の集積回路。

Images