KR100413148B1 - 다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 - Google Patents

다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 Download PDF

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Abstract

본 발명에 따른, 다층 구조물 내에 매립된 전기적 퓨즈는 구조물의 최상부 층으로부터 퓨즈에 원격으로 전압을 인가함으로써 프로그래밍된다. 퓨즈와 일체화된 퓨즈 패드에는 도전성 패드가 적층되어 퓨즈와 최상부 층 사이에 전기적 경로를 제공한다. 도전성 패드의 치수는 퓨즈 패드와 동일하다. 이러한 구성에 의하면, 다층 구조물 내에 매립된 전기적 퓨즈를 프로그래밍하는데 필요한 전압을 현저히 감소시킬 수 있다. 본 발명의 다른 실시예에서, 도전성 패드는 도전성 스트라이프로 대체되는데, 각 스트라이프는 각 퓨즈의 두 패드 중 하나를 단락시킨다. 스트라이프(stripes)를 적층시킴으로써 퓨즈가 위치된 층으로부터 상부 표면까지 도전성 수직 벽이 형성된다. 이러한 구성에 의하면, 퓨즈들중 선택된 퓨즈를 절단시키는데 필요한 전압을 더욱 낮은 값으로 감소시킬 수 있다.

Description

다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈{LOW RESISTANCE CONTACTS FOR MINIMIZING THE VOLTAGE REQUIRED TO ELECTRICALLY BLOW FUSES}
본 발명은 전기적으로 절단되는 퓨즈 어레이(an array of electrically blown fuses)에 관한 것으로, 보다 구체적으로는 컨택트와 퓨즈간의 저항을 감소시켜서, 퓨즈를 프로그램하기 위해 설정되는 외부 인가 전압의 크기를 최소화하도록 설계된 도전성 컨택트와 슬롯형 스트라이프(slotted stripes)에 관한 것이다.
퓨즈(fuse) 및 앤티-퓨즈(anti-fuses)는 반도체 산업, 특히, 집적 회로(IC) 칩 및 다층 제 2 레벨 패키지(multi-layered second level packages)에 널리 사용되어 왔다. 이들 요소는, 예컨대, DRAM에서 리던던시(redundancy) 유닛을 활성화시키기 위한 목적이나 IC 칩 또는 다중레벨 모듈 등을 특정화시키기 위한 목적 등과 같은 다양한 목적을 위해 이용되었다. 퓨즈는 레이저 빔에 의해 전기적으로 절단, 또는 프로그램될 수 있다. 이러한 퓨즈 및 앤티-퓨즈 기법은 모두 성공적으로 당분야에서 사용되고 있다.
전기적으로 절단되는 퓨즈 및 앤티-퓨즈(이후 본 명세서에서 앤티-퓨즈는 단일의 범주내에서 퓨즈와 결합된다)를 프로그래밍하는데는 흔히 상당한 전압이 요구된다. 높은 값을 갖는 외부 인가 전압이 퓨즈 어레이를 둘러싸는 장치들을 쉽게 손상시킬 수 있기 때문에, 이러한 요구는 확실한 단점이다. 이것은, DRAM의 경우에서처럼 IC를 형성하는 장치들 모두가 함께 조밀하게 패킹된 경우에 특히 단점이 된다. 따라서, 반도체 산업에서 퓨즈를 프로그램하는데 필요한 전압 크기를 저하시키려는 추세가 진행되었으며, 주변의 장치들에게 손상을 주지 않고 퓨즈를 절단하는데 필요한 외부 인가 전압을 최소화시키도록 퓨즈를 재설계해야 할 필요가 대두되었다.
다른 측면에서, 선형 구성으로 배열된 퓨즈는 상당량의 칩면적을 차지하는데, 이것은 특히 각각의 퓨즈가 프로그래밍 목적으로 래치를 요구하기 때문이다. 어레이 구성에서, 래치의 수는 현저히 감소될 수 있다. 그러나, 밀집한 퓨즈 레이아웃은 다층 구조물의 최상부 층에 대해 칩 내부에 깊이 매립된 퓨즈를 접속시키는 직렬로 연결된 극소형 비아들 때문에 배선 저항을 증가시킨다.
퓨즈를 전기적으로 활성화시키는데 필요한 전압은 다수의 요소들 중에서도 퓨즈를 상호 접속 배선(interconnection wires)에 접속시키는 퓨즈 전기 경로(fuse electrical path)의 총저항에 의존한다. 이 저항은 실제의 퓨즈 저항과 퓨즈를 파워 소스에 접속시키는 컨택트와 배선의 저항으로 이루어진다. 일단 퓨즈 배열이 결정되면, 퓨즈에 대한 배선의 저항을 평가하는 것이 중요하다.
도 1을 참조하면, 두 개의 비아에 접촉되는 통상적인 퓨즈를 나타내는 전기적 모델의 개략도가 도시된다. 각각의 비아는 구조물을 형성하는 다양한 층들을 횡단하는 직렬 접속된 개별 비아들의 조합으로 제각기 구성된다.
도 1에 도시된 전기적 모델은 도 2에 도시된 물리적 레이아웃과 함께 참조하면 보다 잘 이해된다. 도 2에는 퓨즈 패드(100)와 그의 각 단부에서 퓨즈 패드(100)에 연결되는 퓨즈 링크(102)로 형성된 전형적인 전기적 퓨즈 요소가 도시되어 있다. 퓨즈는 상부 레벨로부터 다수층 아래에 매립되므로, 퓨즈에 인가될 전압은 다수의 배선 레벨을 통해 걸쳐진다. 도면에는, 세 개의 배선 레벨(110, 120, 130)이 도시되어 있으며, 비아(via)(또는 스터드(stud))(105, 115, 125)는 이들 배선 레벨을 서로 접속시킨다. 예로써, 0.25㎛ 기술로 제조된 장치의 경우, 스터드는 통상 0.25㎛ 정도이다. 랜딩 패드(landing pad)는 바람직하게는 가능한한 작게 제조되지만, 본 기술에서 허용되는 최소 피쳐(feature)와 일치하도록 양측상에 0.5㎛로 제조될 수 있다. DRAM에서는 Al 및 W이 통상 사용되며, 스터드 열은 약 10Ω의 저항을 갖는다. 다른 10Ω은 복귀 경로용 제 2 컨택트에 의해 제공되며, 따라서 배선 저항은 총 20Ω이 된다.
이들 비아(130, 125, 120, 115, 105, 110)로 구성되는 전기적 경로는 서로 직렬 접속된다. 최하부 비아(110)는 퓨즈 패드(100)와 접촉되며, 도시된 바와 같이 퓨즈 패드(110)는 퓨즈 링크(102)에 접속된다. 퓨즈 링크(102)의 다른 단부는 제 2 퓨즈 패드(100)에서 종단되며, 제 2 퓨즈 패드는 또한 서로 직렬 접속된 비아 스트링(105, 115, 120, 125, 130)에 접촉된다. 비아들(130, 125, 120, 115, 110, 105)의 제 1 및 제 2 직렬 조합은 제각기 도 1에 저항 R1및 R2로 도시되어 있다. 퓨즈 패드(100)와 퓨즈 링크(102)로 구성되는 퓨즈의 저항은 도 1에 저항 Rf로 도시되어 있다. V는 퓨즈를 프로그래밍하기 위해 인가되는 외부 전압을 나타낸다. 앞서 기술된 통상의 값을 이용하면, 즉, R1=R2=10Ω 및 Rf=20Ω이다. 따라서, V1+V2=Vf이고, 여기서 V1은 R1양단의 전압 강하, Vf는 퓨즈 양단의 전압 강하, V2는 제 2 조합 비아들의 양단의 전압 강하이다. 따라서, 퓨즈를 프로그래밍하는데 필요한 외부 인가 전압은 2Vf이어야 한다.
통상의 퓨즈 장치에서, 비아들을 형성하는데 사용되는 최소 치수, 즉, 0.25㎛는 저항을 약 10Ω까지 증가시키며, 따라서, IC 내부에 매립된 퓨즈를 절단시키기 위해, 원격지, 즉, IC의 최상부 레벨로부터 퓨즈 링크 양단에 상당한 전압, 예컨대, 5∼15볼트가 인가되어야 한다. 이러한 문제는 상호접속 배선 층들의 수가 증가할 때 더욱 심해지는데, 즉, 층당 1∼2Ω을 부가하게 되는 층당 두 개의 부가적인 비아 또는 스터드의 증가를 초래한다. 더욱이, 퓨즈를 절단하는데는 이후 상세히 설명되는 바와 같이, 인가되는 전압의 단지 1/2만이 이용가능하다. 퓨즈 근방의 장치들에는 고전압이 인가된다. 이것은 고전압에 기인한 절연체 파괴로 인해 신뢰성 문제를 야기할 수 있으며, 이것은 또한 장치들의 성능저하를 초래할 수 있다.
따라서, 신뢰성 문제를 어떻게 방지할 것인가하는 문제가 남으며, 이것은 필연적으로 IC내 어디서든 임의의 및 모든 퓨즈의 위치들을 고려하기 위해 일반적인 '최악의 경우(worst case)의 전압을 선택하게 한다. 또한, 이 전압을 구조물 내의 모든 퓨즈들에 전반적으로 적용가능하게 하기 위해 모든 퓨즈들을 프로그래밍하기 위한 균일한 외부 전압이 인가될 것을 요구한다.
따라서, 본 발명의 목적은 다층 구조물 내부에 깊이 매립된 퓨즈를 형성하는 것으로서, 퓨즈 패드의 상부에 복수의 도전성 패드를 적층시켜서 상기 각 퓨즈 패드를 구조물의 최상부 층의 사전결정된 지점에 연결시키는 것이다.
본 발명의 다른 목적은 각 퓨즈(퓨즈는 어레이 형으로 배열됨)의 두 패드 중 하나를 도전성 스트라이프에 의해 단락시키고, 다른 하나는 퓨즈를 개별적으로 프로그래밍하는데 이용가능하게 남겨두되, 또한, 복수의 도전성 스트라이프를 적층시켜서, 어레이를 형성하는 퓨즈를 다층 구조물 내부 깊숙한 그들의 위치로부터 최상부 층상의 선택된 지점에 결합시키는 것이다.
본 발명의 또 다른 목적은 이들 도전성 패드가 퓨즈 패드의 치수에 근사하는 치수를 갖게 함으로써 선택된 퓨즈를 전기적으로 절단시키는데 요구되는 외부 인가 전압의 크기를 최소화시키는 것이다.
본 발명의 또 다른 목적은 퓨즈 어레이가 차지하는 면적을 감소시킴으로써 리던던시 회로를 구현하기 위한 점유 면적을 사실상 감소시키는 것이다.
본 발명의 또 다른 목적은 도전성 스트라이프가 모든 퓨즈 링크를 단락시키도록 연결된 '벽(wall)'을 형성하게 하는 것으로, 이 벽은 칩 또는 패키지의 최상부 층까지 수직 상향으로 연장된다.
도 1은 복수의 직렬 접속된 비아들(vias)을 갖는 통상적인 퓨즈에 적용가능한 전기적 모델의 개략도,
도 2는 비아 또는 스터드(stud)에 의해 다양한 배선 레벨을 통해 IC 칩 또는 다층 패키지의 최상부 층에 접속된 통상의 전기적 퓨즈를 도시한 도면,
도 3은 본 발명의 일실시예에 따라, 다수의 층을 통해 IC 칩 또는 다층 패키지의 최상부 층까지 엮어진 도전성 패드를 도시한 도면,
도 4는 본 발명의 다른 실시예에 따라, IC 칩 또는 다층 패키지의 최상부 층까지 연장되는 공통 버스를 형성하도록 함께 단락된 각 퓨즈의 하나의 패드를 도시한 도면,
도 5는 본 발명의 또 다른 실시예에 따라, IC 칩 또는 다층 패키지의 최상부 층까지 연장되는 수직 벽을 이루는 버스를 형성하는 함께 단락된 하나의 패드를 갖는 어레이 구성으로 배열된 퓨즈를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
400, 410, 420, 430 : 도전성 스트라이프
405 : 슬롯형 컨택트
500, 510, 520 : 남북방향 컨택트 버스 세트
600, 610 : 동서방향 컨택트 버스 세트
700, 710, 450 : 퓨즈
본 발명의 일측면에 따르면, 다층 구조물 내의 프로그램가능 퓨즈 어레이가 제공되는데, 각각의 프로그램가능 퓨즈는 양 단부의 퓨즈 패드에 종단되는 퓨즈 링크를 갖고, 그 어레이는 도전성 스트라이프들이 제각기 각각의 프로그램가능 퓨즈의 퓨즈 패드들 중 하나를 단락시키는 것을 특징으로 한다. 그 도전성 스트라이프는 각 층들을 통해 연장되며, 단락된 퓨즈 패드를 다층 구조물의 상부층에 연결시키는 연속적이고 균일한 도전성 경로를 제공한다.
본 발명의 다른 측면에 따르면, 다층 구조물 내에 매립된 퓨즈가 제공되는데, 퓨즈는 양 단부의 퓨즈 패드에 종단되는 퓨즈 링크를 갖고, 그 퓨즈는 퓨즈 패드와 동일한 치수의 도전성 패드가 퓨즈 패드상에 적층되어 퓨즈 패드를 다층 구조물의 상부 층에 결합시키도록 되어 있는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, 다층 구조물내에 매립된 동일 평면 프로그램가능 퓨즈 장치가 제공되는데, 그 프로그램가능 퓨즈는 어레이로 구성되고, 그 프로그램가능 퓨즈 어레이는 직교방향으로 배치된 컨택트 사이에 위치되며, 각각의 프로그램가능 퓨즈는 퓨즈 패드에 종단되는 퓨즈 링크를 갖되, 그 퓨즈 장치는 퓨즈의 각 행이 그의 한 단부에서 도전성 스트라이프에 접속되고, 또한 다른 단부에서 직교방향으로 위치된 도전성 스트라이프에 접속되어 퓨즈들 중 하나의 퓨즈만이 직교방향 도전성 스트라이프들 중 임의의 두 스트라이프 사이에 위치되는 것을 특징으로 한다.
동일 평면 프로그램가능 퓨즈 장치는 또한 퓨즈의 각각의 패드를 접속시키는 직교방향 도전성 스트라이프 쌍의 양단에 전압을 인가함으로써 각 퓨즈를 프로그래밍가능하게 하는 것을 특징으로 한다.
본 명세서에 포함되어 명세서의 일부를 구성하는 첨부 도면은 이하의 상세한 설명과 함께 본 발명의 원리를 설명하기 위한 본 발명의 바람직한 실시예들을 도시한다.
도 3에 도시된 본 발명의 일실시예를 참조하면, 다양한 층을 통해 IC 칩 또는 다층 패키지의 최상부 층까지 엮여진 도전성 패드들이 도시되며, 도 2에 도시된 종래의 장치에 비해 배선 저항이 사실상 감소되는 직접적 결과를 갖는다.
퓨즈 링크(202)는 임의의 종래의 퓨즈에서처럼 정확하게 두 개의 패드(200)에서 종단된 것이 도시되어 있다. 그러나, 본 발명의 경우 패드로의 배선은 최소 전기적 저항을 제공하도록 조정된다. 표준 비아 또는 스터드가 배선 레벨상의 패드와 다르지 않은 더 큰 도전성 패드로 대체된다. 이제 기본원칙(groundrules)은 최소 허용 치수에 의해서라기 보다는 임의의 주어진 배선 레벨에서 최대 허용 치수에 의해 결정된다. 패드(210, 220, 230)는 각 배선 레벨에서의 패드를 나타내며, 패드(205, 215, 225)는 스터드 레벨에서 사용된 패드를 나타낸다. 본 실시예에서, 패드(200, 205, 210, 215, 220, 225, 230)는 모두 공칭 2㎛ 스퀘어이다. 배선 및 비아 레벨의 두께는 통상 0.2∼0.5㎛이다. 금속의 최상부 레벨(230)은 0.5∼1.5㎛범위의 두께를 갖는다. 리소그래픽 프로세스중에 레벨간의 중첩 오차(overlay tolerance)를 수용하기 위해 배선 레벨 대 비아 레벨에서 패드 사이즈에 작은 차이가 있을 수 있다. 본 실시예에 기술된 치수에 대해, 퓨즈에 이르기까지 각 배선의 저항은 고작 0.1Ω이다. 이것은 두 컨택트에 대한 총 배선 저항을 고작 0.2Ω이 되게 하는데, 이것은 고려된 통상치의 100분지 1의 값이다. 20Ω정도의 저항을 갖는 통상의 퓨즈에 비해, 퓨즈를 절단하는데 사용되는 외부 인가 전압 크기를 현저히 감소시킨다. 도 1에 도시된 전기적 모델로 변환하면, R1 R2 0.1이다. 그러므로, 다양한 전기적 요소 양단의 전압 강하는 V1 V2 0이다. 따라서, 외부 전압은 Vf에 근사하거나 도 2를 참조해 설명된 종래 기술에서 요구되는 최초의 인가 전압의 1/2에 근사한다. 전압은 도 3에 도시된 실시예의 경우 거의 2분의 1로 감소된다.
도 4에 도시된 두 번째 실시예에서는 모든 퓨즈들의 단자들(즉, 퓨즈 컨택트)중 하나가 함께 단락되어 도시되어 있다. 본 실시예에서 이들 공통 단자는 대형 버스(bus)에 의해 연결된다. 퓨즈 링크(302)는 그의 한 단부에서 개별의 도전성 컨택트(305)에 접속되고, 다른 단부에서 공통의 도전성 스트라이프(300)에 접속된다. 도전성 스트라이프(310, 320, 330)는 통상 2㎛ 폭을 가지며, 최상부 레벨에서 외부 패드에 접속되는 데 필요한 최소 길이를 갖는다. 비아 레벨(307, 317, 327)은 또한 공칭 2㎛ 폭의 슬롯형 컨택트로 대체된다. 도전성 스트라이프 및 슬롯형 컨택트의 두께는 통상 0.2㎛와 0.5㎛ 사이에서 변화한다. 금속의 최상부 레벨(330)은 0.5㎛∼1.5㎛ 두께를 가질 수 있다. 도 3에 도시된 바와 같이, 도전성 스트라이프 및 슬롯형 컨택트 간의 폭에 있어서의 작은 차이는 중첩 오차와 연관된 리소그래피 문제를 수용할 정도로 조정가능하다. 도전성 컨택트(혹은 패드)(305)는 도 3에 도시된 것과 유사한 구조물에 의해 외부 패드에 접속된다.
도 5에 도시된 세 번째 실시예에서는, 퓨즈가 어레이 구성으로 배열되어 있다. 여기서, 도 4에 도시된 장치와 유사한 "벽과 같은(wall like)" 공통 단자가 퓨즈의 두 단부(혹은 패드 혹은 컨택트)용으로 이용된다. 어레이 레이아웃의 퓨즈 요소들은 참조부호(450)로서 도시되어 있다. 퓨즈 구성을 도시하기 위해 4레벨 금속화 기법이 이용된다. 직교방향 컨택트 버스 세트(500, 510, 520)가 남북방향으로 연장되어 도시되어 있다. 이들 각 버스는 두 개의 도전성 스트라이프(400, 410)로 이루어진다. 그들간의 레벨은 슬롯형 컨택트(405)로 이루어지며, 이 슬롯형 컨택트(405)는 그 위와 아래에 두 개의 아주 유사한 형태의 도전성 스트라이프(혹은 라인)를 가지며, 그 도전성 스트라이프(400, 410)의 길이를 따라 연장된다. 다른 컨택트 버스 세트(600, 610)는 버스들(500, 510, 520)에 직교하는 방향인 동서로 연장되어 도시되어 있다. 이들 버스는 또한 두 도전성 스트라이프(420, 430)로 이루어진다. 앞서 언급된 바와 같이, 도전성 스트라이프(420, 430)간의 종래 레벨은 슬롯형 컨택트(425)로 대체되며, 이것 또한 도전성 스트라이프(420, 430)의 길이를 따라 연장된다. 퓨즈는 종래의 비아 대신에 레벨(410)과 레벨(420) 사이에 위치되며 참조부호(450)로 표시되어 있다. 이들 퓨즈는 직교방향 버스간의 유일한 전기적 접속을 구성한다. 여기서 퓨즈(450)는 모두 하나의 레벨, 즉, 제 2 배선층과 제 3 배선층 사이에 위치된 것으로 도시되어 있으나, 동일 평면(coplanar)인 것에 제한되지 않는다. 퓨즈(450)는 발명의 배경 부분에서 설명된 바와 같이 표준 전기적 퓨즈 또는 앤티-퓨즈일 수 있다. 한 세트의 단자는 배선(혹은 도전성 스트라이프 레벨(400, 410)로서 도시되며, 레벨간 슬롯형 컨택트(405)는 남에서 북으로 연장된다. 제 2 세트의 단자는 배선 레벨(420, 430)으로서 도시되어 있으며, 레벨간 슬롯형 컨택트(425)는 동서방향으로 연장되어 도시되어 있다. 이들 두 세트의 단자는 서로 직교하며, 두 세트의 단자의 교차점은 퓨즈(450)의 바람직한 위치를 한정한다. 앞서 설명된 바와 같이, 배선 및 슬롯형 컨택트 레벨은 통상 0.2∼0.5㎛의 두께와 약 2㎛의 폭을 갖는다. 퓨즈(450)는 표준 전기적 퓨즈 또는 앤티-퓨즈일 수 있다.
이제부터 도 5를 참조하여 퓨즈 절단 및 어드레싱 기법을 설명한다. 참조부호(700)는 하나의 특정 퓨즈(450)를 나타낸다. 이 퓨즈를 어드레스 및 프로그래밍하기 위해 버스(500)와 버스(600) 사이에 전압이 인가된다. 퓨즈(700)는 이들 두 버스의 교차점에 위치되므로 이러한 조건하에서 절단되는 유일한 퓨즈이다. 두 번째 실시예에서, 전압이 버스(510)와 버스(600) 사이에 인가되면, 퓨즈(710)만이 활성화된다. 따라서, 하나의 동서방향 버스와 하나의 남북방향 버스를 선택함으로써 한번에 단지 하나의 퓨즈, 즉, 두 버스의 교차점에 위치된 퓨즈가 어드레스된다.
요약하면, 도 3, 4 및 5에 도시된 세 개의 실시예 모두에서, 배선 저항은 통상의 퓨즈 구조물에 있어서 전형적인 수십 오옴 이상인 것에 비해 수십분의 몇 오옴부터의 범위이다. 당분야의 실시자들은 퓨즈 링크의 저항이 통상 10∼20Ω정도인 경우에 퓨즈를 활성화시키는데 필요한 외부 전압은 퓨즈를 프로그래밍하는데 필요한 전압을 2의 인수만큼 초과함을 쉽게 알수 있을 것이다. 따라서, 이러한 본 발명의 퓨즈 구성은 퓨즈를 절단하는데 요구되는 전압의 크기를 현저히 감소시킴을나타낸다.
보다 구체적으로, 도 3 및 4를 참조하면, 본 발명의 퓨즈 구조물은 다음과 같은 점에서 표준 비아 또는 스터드와 다르다. 즉, 비아는 적어도 하나의 치수가 본 기술에서 해당 배선 레벨에 허용되는 최소 피쳐 사이즈의 4배, 바람직하게는 8 내지 10배인 슬롯형 컨택트로 대체된다. 도 4에서 슬롯은 그의 위와 아래에 있는 라인의 길이를 따라 연장되는데, 따라서, 라인 길이만큼 길다.
이상, 본 발명을 다수의 실시예를 참조해 설명되었지만, 당분야에 통상의 지식을 가진 자라면 본 발명의 범주 및 사상으로부터 벗어나지 않고 다양한 변경 및 수정이 도입될 수 있음을 쉽게 알 수 있을 것이다.
본 발명에 의하면, 다층 구조물내의 프로그램가능 퓨즈 어레이에 있어서 선택된 퓨즈를 전기적으로 절단시키는데 요구되는 외부 인가 전압의 크기가 최소화되고, 퓨즈 어레이가 차지하는 면적이 감소되어 리던던시 회로를 구현하기 위한 점유 면적이 사실상 감소된다.

Claims (12)

  1. 다층 구조물 내의 프로그램가능 퓨즈 어레이(an array of programmable fuses)에 있어서,
    상기 각각의 프로그램가능 퓨즈는
    제 1 단부에서 상기 다층 구조물의 제 1 평면의 제 1 도전성 스트라이프에 접속되고 제 2 단부에서 상기 다층 구조물의 제 2 평면의 제 2 도전성 스트라이프에 접속되는 퓨즈 링크를 포함하며,
    상기 제 1 도전성 스트라이프와 제 2 도전성 스트라이프는 서로 직교하는
    다층 구조물 내의 프로그램가능 퓨즈 어레이.
  2. 제 1 항에 있어서,
    상기 도전성 스트라이프들은 각각 상기 층들 각각을 통해 연장되며, 프로그램되는 퓨즈 패드를 상기 다층 구조물의 상부 층에 연결시키는 연속적이며 균일한 도전성 경로를 제공하는
    다층 구조물 내의 프로그램가능 퓨즈 어레이.
  3. 제 1 항에 있어서,
    상기 도전성 스트라이프의 저항은 1Ω미만인
    다층 구조물 내의 프로그램가능 퓨즈 어레이.
  4. 제 1 항에 있어서,
    상기 프로그램가능 퓨즈들 중 선택된 퓨즈를 프로그래밍하는데 요구되는 전압은 상기 도전성 스트라이프의 단면적에 반비례하여 감소되는
    다층 구조물 내의 프로그램가능 퓨즈 어레이.
  5. 다층 구조물 내에 매립된 퓨즈에 있어서,
    제 1 단부에서 도전성 컨택트에 종단되며 제 2 단부에서 도전성 스트라이프에 접속되는 퓨즈 링크를 포함하며,
    상기 도전성 컨택트와 상기 도전성 스트라이프는 제각기 실질적으로 동일한 단면적을 갖는
    다층 구조물 내에 매립된 퓨즈.
  6. 제 5 항에 있어서,
    상기 도전성 컨택트들은 상기 다층 구조물의 상부층의 도전성 컨택트에 결합되며, 상기 상부층의 컨택트는 최하부층의 도전성 컨택트와 동일한 단면적을 갖는
    다층 구조물 내에 매립된 퓨즈.
  7. 다층 구조물내에 매립된 동일 평면(co-planar) 프로그램가능 퓨즈 어레이에 있어서,
    상기 각각의 동일 평면 프로그램가능 퓨즈는 각각의 단부에서 도전성 컨택트에 종단하는 퓨즈 링크를 포함하며,
    상기 각각의 도전성 컨택트는 서로의 상부층상에 적층된 다른 다수의 도전성 컨택트에 연결되며, 상기 다른 도전성 컨택트들은 서로 실질적으로 동일한 단면적을 갖는
    다층 구조물내에 매립된 동일 평면 프로그램가능 퓨즈 어레이.
  8. 제 7 항에 있어서,
    상기 적층된 도전성 컨택트들은 상기 다층 구조물의 상기 층들 각각을 통해 걸쳐 있으며, 상기 퓨즈 도전성 컨택트를 상기 다층 구조물의 상부층에 접속하는 연속적인 전기적 경로를 제공하는
    다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 어레이.
  9. 다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 어레이에 있어서,
    상기 프로그램가능 퓨즈 각각은 퓨즈 도전성 컨택트에 종단되는 퓨즈 링크를 가지며,
    상기 프로그램가능 퓨즈 어레이는, 상기 프로그램가능 퓨즈의 각각의 행(row)이 한 단부에서 도전성 스트라이프에 접속되고 또한 상기 프로그램가능 퓨즈의 제 2 단부에서 직교 방향으로 위치한 도전성 스트라이프에 접속되며, 상기 프로그램가능 퓨즈들중 하나만이 상기 직교방향 도전성 스트라이프 중 임의의 두 개의 도전성 스트라이프 사이에 위치되는 것을 특징으로 하는
    다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 어레이.
  10. 제 9 항에 있어서,
    상기 각각의 프로그램가능 퓨즈는 상기 직교방향 도전성 스트라이프 쌍 양단에 전압을 인가함으로써 프로그램되는
    다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 어레이.
  11. 제 9 항에 있어서,
    상기 다층 구조물의 최상부층에 있는 상기 도전성 스트라이프와 상기 퓨즈 도전성 컨택트 사이의 저항은 대략 0.1Ω인
    다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 어레이.
  12. 제 9 항에 있어서,
    상기 퓨즈 어레이 위의 상기 도전성 스트라이프 각각은 상기 다층 구조물의 상기 퓨즈 위에 있는 상기 층들 각각을 통해 연장되어, 상기 퓨즈 컨택트를 상기 다층 구조물의 최상부 층에 연결하는 연속적이며 균일한 도전성 경로를 제공하는
    다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 어레이.
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