JPH04103398A - 半導体メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体メモリカードに係わり、特に大記憶容
量の半導体メモリカードに関する。

（従来の技術） 従来、キャッシュカード等に用いられている磁気記憶形
のメモリカードが市場に広く出回っている。この磁気記
憶形のメモリカードは、カードの表面に線状の磁気テー
プを貼付し、情報をこのテープに書き込むことにより記
憶する。

この磁気記憶形のメモリカードを発展させたのものが所
謂“ＩＣ“カードである。ＩＣカードでは、磁気記憶形
カードに比較し、その記憶容量を増加させることが可能
で、しかも論理演算等もカード内で行えるため、その用
途は、様々に創造されているのが現状である。

さて、ＩＣカードの問題点として、記憶容量の点を挙げ
られる。上述したように、磁気記憶形カードに比較する
と記憶容量の増加が期待されているが、フロッピディス
ク等、他の記憶媒体に比較すると、記憶容量の点で依然
として劣っている。

（発明が解決しようとする課題） 以上のように、従来のＩＣカード等の半導体メモリカー
ドは、フロッピディスク等、他の記憶媒体に比較して記
憶容量が小さい。

この発明は上記のような点に鑑みて為されたもので、そ
の目的は、フロッピディスク等の他の記憶媒体の記憶容
量に劣らない、あるいはそれらを凌ぐ程の大きな記憶容
量を持つ半導体メモリカードを提供することにある。

［発明の構成コ （課題を解決するための手段） この発明の半導体メモリカードは、基体と、前記基体上
に載置され、複数の半導体記憶素子が形成されたチップ
状領域を複数設けたウェーハとを具備することを特徴と
する。

又、基体と、前記基体上に載置され、複数の半導体記憶
装置が形成されたチップ状領域を複数設けたウェーハと
、前記基体上に配設された第１の配線群と、前記ウェー
ハに配設され、前記複数のチップ状領域に接続される第
２の配線群と、選ばれた前記第１の配線と選ばれた第２
の配線とを互いに接続する第１の接続手段と、前記ウェ
ーハ上に設けられ、半導体論理素子が形成された少なく
とも１つのチップと、前記チップ内に配設される第３の
配線群と、選ばれた前記第３の配線と選ばれた第２の配
線とを接続する第２の接続手段と、選ばれた前記第１の
配線に接続された外部端子と、を具備することを特徴と
する。

さらに前記複数のチップ状領域相互間にはパスラインが
設定されることを特徴とする。

さらに前記論理素子が形成されたチップは、前記複数の
チップ状領域のうち、良品のチップ状領域を選択するよ
うにプログラムされることを特徴とする。

さらに前記第１の接続手段はワイヤボンディングである
ことを特徴とする。

さらに前記第１の接続手段はテープキャリアボンディン
グであることを特徴とする特さらに前記論理素子が形成
されたチップは、フリップチップ形であり、前記第２の
接続手段はフリップチップボンディングであることを特
徴とする。

さらに前記基体は、前記ウェーハの主構成材料の熱膨脹
係数と略等しい材料により形成されることを特徴とする
。

さらに前記基体上に配設された第１の配線群は、前記基
体上に積層された導体層をパターニングすることにより
得られたものであること特徴とする。

さらに前記基板に設けられ、データ保持のためのカード
内電源系をさらに具備することを特徴とする。

さらに前記論理素子が形成されたチップは、前記複数の
チップ状領域のうち、良品のチップ状領域を選択するよ
うにプログラムされており、かつ不良のチップ状領域に
接続される第２の配線群が選択的に切断されていること
を特徴とする。

（作用） 上記のような半導体メモリカードによれば、基体上に複
数の半導体記憶素子が形成されたチップ状領域を複数設
けたウェーハごと載置することにより、制約された範囲
内により多くの記憶素子を集積することができ、カード
の記憶容量を増加させることができる。

又、前記複数のチップ状領域相互間にパスラインを設定
することにより、限られたウェーハの領域を有効に利用
することができ、ウェーハ内により多くのチップ状領域
、ひいては記憶素子を集積できる 又、論理素子が形成されたチップを、良品のチップ状領
域を選択するようにプログラムすることにより、ウェー
ハに形成された記憶素子に欠陥があっても救済すること
ができ、カードの歩留りを高めることができる。

又、第１の接続手段をワイヤボンディング、テープキャ
リアボンディングとすることにより、基板に配設された
第１の配線とウェーハに配設された第２の配線とを、選
択的に電気的接続することが可能となる。

又、前記論理素子が形成されたチップをフリップチップ
形とし、前記第２の接続手段をフリップチップボンディ
ングとすることにより、ウェーハ上における上記チップ
の占有面積を最小とすることができ、かつ多ビン化の要
求にも簡単に対応することができる。

又、前記基体を前記ウェーハの主構成材料の熱膨脹係数
と略等しい材料によって形成することにより、ウェーハ
が受ける応力を軽減でき、つ工−ハに形成された記憶素
子の特性劣化や破壊の恐れが少なくなり、カードの信頼
性をより高めることができる。

又、前記基体上に配設された第１の配線群を前記基体上
に積層された導体層をパターニングして得ることにより
、基板上に第１の配線群を構成すべき導体層を新たに取
り付ける必要がなくなり、工程の煩雑化を防止できる。

又、データ保持のためのカード内電源系を、前記基板に
さらに設けることにより、揮発性のメモリであってもデ
ータが失われることがなくなる。

又、前記論理素子が形成されたチップを良品のチップ状
領域を選択するようにプログラムした際、さらに不良の
チップ状領域に接続される第２の配線群を選択的に切断
することにより、不良のチップをウェーハ上から電気的
に略完全に分離することができ、不良チップから良品の
チップに対する干渉を最小とすることができ、信頼性を
より高めることができる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明の第１の実施例に係わる半導体メモリ
カードの概略的な斜視図、第２図は第１図の部分的な拡
大図である。

同図らに示すように、絶縁体から成る基体１゜上には、
シリコンウェーハＩ２が接着剤１４により固着されてい
るとともに、配線群１Ｂ・・・が配設されている。配線
群１Ｂ・・・は、基板１００表面に積層された、例えば
銅箔を写真蝕刻技術によって選択的にエツチングするこ
とにより得られている。配線群１６・・・の一端にはウ
ェーハ１２と電気的な接続をとるための電極１８が設け
られており、他端には外部端子として機能するコネクタ
２０が設けられている。配線群ＩＢ・・・とコネクタ２
０との接続は、例えば半田等により行われる。電極１８
はウェーハ１２に設けられたパッド電極３０と接続手段
により電気的に接続されており、パッド電極３０はウェ
ーハ内配線３２に接続され、ウェーハ内に形成されたチ
ップ群３４・・・にそれぞれ電気的に導かれている。ウ
ェーハ内に形成されるチップ群３４・・・の具体例は、
半導体記憶素子を集積したＲＯＭＳＲＡＭ等である。

ＲＡＭとしては、例えばＳＲＡＭ、ＤＲＡＭ等が挙げら
れ、ＲＯＭとしては、例えばＥＰＲＯＭ。

ＥＥＰＲＯＭ等のＦＲＯＭや、Ｍａｓｋ−ＲＯＭ等が挙
げられる。電極１８とパッド電極３０との電気的な接続
を行う接続手段の具体例は、例えばワイヤ３６を用いた
ワイヤボンディング法である。

ウェーハ１２上には、さらにチップ４０が取り付けられ
ている。このチップ４０の機能については、後に詳述す
る。

尚、ウェーハ１２と基板ｌＯとの接続するための接着剤
１４は、熱伝導性に優れたものを用いるのが望ましく、
又、その電気的性質は、電気的条件により絶縁体、導電
体の双方を種々選べる。

さらに基板１０を構成する材料は、その熱膨張係数がウ
ェーハ１２を構成する主材料の熱膨張係数に近いものを
選ぶことが好ましい。例えばウェーハ１２がシリコンな
らば、基板ｌＯにはセラコム（イビデン株式会社商品名
）を用いるのが良い。

又、ウェーハ１２は、例えば図示せぬエボキン樹脂によ
り被覆され、カード状の外装ケース５０に収容される。

次に、図面を順次参照し、この発明の第１の実施例につ
いてさらに詳細に説明する。

第３図は、第１図及び第２図に示したウェーハ１２の拡
大図、第４図はウェーハ１２のチップ４０の取り付は部
近傍の拡大図である。

ウェーハ１２内に形成されたチップ３４の相互間には、
通常、ダイシングラインが設定されるが、第３図に示す
ように、この発明は、ダイシングラインに相当する箇所
５２に、各チップ３４のアドレス信号端子、データ信号
端子、電源端子及び接地端子等に接続されるウェーハ内
配線群３２Ａ・・・を形成する。即ち、上記箇所５２を
共通パスラインとして使用する。

又、第４図に示すように、図示せぬ各チップのセレクト
端子は配線３２Ｂによりチップ外へ引き出され、ウェー
ハ１２の一箇所、チップ４０を複数設ける場合はそれに
対応した複数の箇所に集約される。この集約された箇所
における配線３２の端部にはパッド電極５４が設けられ
、そのパッド電極５４に対し、チップ４０を電気的に接
続する。この電気的な接続を行うための接続手段として
は、フリップチップボンディング法が望ましい。即ち、
チップ４０をフリップチップ形とし、チップ４０の主表
面に設けられたパッド電極５６をパッド電極５４にフェ
ースダウンの状態で接続する。チップ４０をフリップチ
ップとすると、ウェーハ１２におけるチップ４０の占有
面積を減少させることができ、かつ多ビン化、即ち、ウ
ェーハ１２に形成するチップ３４数の増加にも簡単に対
応できるので、この発明に好適である。

第５図は第４図に示すチップ４０の拡大図である。

第５図に示すように、チップ４０の主表面に設けられた
パッド電極５θは配線４２に接続され、チップ４０内に
設けられた、例えば論理部４４に電気的に接続されてい
る。

次に、第６図（ａ）及び第６図（ｂ）を参照して、チッ
プ４０の機能の具体的な一例について説明する。

第６図（ａ）及び第６図（ｂ）はチップ４ｏの機能の一
例を説明するためのブロック図である。

先ず、同図（ａ）に示すように、チップ４ｏは、ウェー
ハ内に形成されているチップ８４Ａ〜８４Ｐと配線３２
Ｂによりそれぞれ電気的に接続されている。

ウェーハ単位でチップ８４Ａ〜３４Ｐを各々良品とする
ことは製造上かなり困難であり、チップ３４＾〜８４Ｐ
が全て良品となったウェーハのみで製品化すると、歩留
りの関係上、−製品あたりのコストが高くなる。そこで
、この発明では、同図（ｂ）に示すように、不良となっ
たチップ、例えば３４Ｆ。

３４ｊ、及び３４Ｎが選択されなくなるようなプログラ
ムをチップ４０内の論理部で構築する。具体的には、ウ
ェーハにチップ３４Ａ〜８４Ｐを形成した後、ブロービ
ング試験を行ってチップ８４Ａ〜３４Ｐの良否判別をす
る。その結果、得られた良品チップ位置番号マツプに基
づき、良品チップのみが選択されるようにプログラムを
組む。

チップ４０にプログラミング機能を持たせるためには、
チップ４０の論理部をＰ　Ａ　Ｌ　（Ｐｒｏｇｒａｍｉ
ｎｇＡｒｒａｙ　Ｌｏｇｉｃ　）で構成することが一例
として挙げられる。

第７図（ａ）及び第７図（ｂ）は、第６図（ｂ）中の破
線枠１００内の拡大図である。

図示せぬチップ４０により、不良チップ３４Ｆ。

３４Ｊが選ばれないようなプログラムを組んだだけでは
、同図（ａ）に示すように、配線３２Ａや３２Ｂが不良
チップに接続されたままであり、電気的に完全な分離を
行った状態とは言い難い。不良チップに配線３２Ａ、３
２Ｂが接続されたままであると、例えばアドレス端子に
入力リーク不良があった場合、ウェーハ内のチップ全体
に悪影響を及ぼすことが考えられる。そこで、同図（ｂ
）中の参照符号６０の箇所に示すように、不良チップに
接続される配線３２Ａ、３２Ｂを切断して不良チップを
ウェー／飄上から電気的に略完全に分離してしまう。切
断の方法としてはレーザ溶断等がある。レーザ溶断等の
切断方法を使用する場合には、溶断のし易さを考慮し、
配線３２Ａ、３２Ｂのそれぞれに、半導体メモリの冗長
部に用いられるようなヒユーズ部（図示せず）を設けて
も良い。又、同図（ｂ）ではチップ外の共通パスライン
部（第３図参照）で配線３２Ａ、３２Ｂを切断している
が、チップ内で切断するようにしても差支えない。

次に、図面を参照して、上記実施例の各種変形例につい
て説明する。

第８図（ａ）はＴＡＢテープの平面図、第８図（ｂ）は
上記ＴＡＢテープにウェーハが装着された時の平面図を
示している。

同図らに示すように、ウェーハ１２と配ｍｉｅトの電気
的接続をＴＡＢ方式により行っても良い。

参照符号７０はＴＡＢテープである。

第９図（ａ）及び第９図（ｂ）は、実施例の他の変形例
の外観を示す斜視図である。

同図らに示すように、この発明に係わる半導体メモリカ
ードでは、コネクタを必ずしも取り付ける必要はなく、
ウェーハから導出される図示せぬ配線より、導電部を外
装ケース５０の表面に露出させ、ここを接触子８０とし
、外部との電気的接続のための外部端子としても良い。

これらのようなタイプのカードは、一般に接栓形と呼ば
れるものである。

次に、第１０図を参照してこの発明の第２の実施例につ
いて説明する。

第１０図は第２の実施例に係わる半導体メモリカードの
外観を示す斜視図である。

ウェーハ１２に形成される図示せぬチップが、例えばＳ
ＲＡＭの場合、データ保持用として新たな電源系を設け
ても良い。

具体的には、第１０図に示すように、電池（バッテリ）
　９０をカード用の電源とし、カードの中、例えば基板
１０上に電池搭載部９２を設ければ良い。電池９０の具
体例としては、例えば超薄形、長寿命を実現できるリチ
ウム電池がある。

上記構成の半導体メモリカードによれば、つ工−ハごと
外装ケース内に収容するので、個別のチップを外装ケー
ス内に収容する従来型のカードに比較し、制約された範
囲内に、より大きな記憶容量を集積することができる。

例えばＴＳＯＰ形の１メガＤＲＡＭを基板上に実装し、
外装ケース内に収容するのに比べれば、この発明のカー
ドでは、約５倍以上、その集積密度が高められる。

又、この発明のカードで、ウェーハ上に形成されたチッ
プが１メガＤＲＡＭであり、その良品チップ数が１６０
個あったと仮定すると、約２０メガバイトといったフロ
ッピディスクの容量を凌ぎ、ハードディスクの容量に匹
敵する容量を得ることができる。

尚、この発明は、上記実施例に限らず種々変形すること
も可能である。

例えばチップ４０とウェーハ１２との接続をワイヤボン
ディング法で行ってもよく、ウェーハ１２の主材料をＧ
ａＡｓとしても良い。又、チップ４０はウェーハ１２上
に複数個取り付けても良いし、良品チップのみをアクセ
スするようにプログラムされるだけでなく、その他の論
理演算機能を持たせても良い。又、外装ケース５０に収
容するか否かも本発明を限定する範囲ではない。

［発明の効果］ 以上説明したように、この発明によれば、フロッピディ
スク等の他の記憶媒体の記憶容量に匹敵、あるいはそれ
らを凌ぐ程の大きな記憶容量を持つ半導体メモリカード
を提供できる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わる半導体メモリ
カードの概略的な斜視図、第２図は第１図の部分的な拡
大図、第３図は第１図及び第２図に示したウェーハの拡
大図、第４図はウェーハのチップ取り付は部近傍の拡大
図、第５図は第４図に示すチップの拡大図、第６図（ａ
）及び第６図（ｂ）はそれぞれチップの機能の一例を説
明するためのブロック図、第７図（ａ）及び第７図（ｂ
）はそれぞれ第６図（ｂ）中の破線枠１００内の拡大図
、第８図（ａ）はＴＡＢテープの平面図、第８図（ｂ）
は上記ＴＡＢテープにウェーハが装着された時の平面図
、第９図（ａ）及び第９図（ｂ）はそれぞれ実施例の変
形例の外観を示す斜視図、第１０図は第２の実施例に係
わる半導体メモリカードの外観を示す斜視図である。 １０・・・基板、１２・・・ウェーハ、１６・・・配線
、１８・・・電極、２０・・・コネクタ、３０・・・パ
ッド電極、３２・・・ウニーハ内配線、３４・・・チッ
プ、３６・・・ワイヤ、４０・・・チップ、４２・・・
チップ内配線、４４・・・論理部、５０・・・外装ケー
ス、５４・・・パッド電極、５６・・・パッド電極、６
０・・・切断箇所、７０・・・ＴＡＢテープ、８０・・
・接触子、９０・・・電池（バッテリ）。 出願人代理人　弁理士　鈴江武彦 第１図 第２ｒＩＡ ｓ４図 第 ６図（ａ） 第 図（ａ） 第 因（ｂ） 第 図 （ｂ） 第 因 （ａ） 第９図（ｂ）

Claims (11)

【特許請求の範囲】
1. （１）基体と、 前記基体上に載置され、複数の半導体記憶素子が形成さ
   れたチップ状領域を複数設けたウェーハとを具備するこ
   とを特徴とする半導体メモリカード。
2. （２）基体と、 前記基体上に載置され、複数の半導体記憶素子が形成さ
   れたチップ状領域を複数設けたウェーハと、 前記基体上に配設された第１の配線群と、 前記ウェーハに配設され、前記複数のチップ状領域に接
   続される第２の配線群と、 選ばれた前記第１の配線と選ばれた第２の配線とを互い
   に接続する第１の接続手段と、 前記ウェーハ上に設けられ、半導体論理素子が形成され
   た少なくとも１つのチップと、 前記チップ内に配設される第３の配線群と、選ばれた前
   記第３の配線と選ばれた第２の配線とを接続する第２の
   接続手段と、 選ばれた前記第１の配線に接続された外部端子と、を具
   備することを特徴とする半導体メモリカード。
3. （３）前記複数のチップ状領域相互間にはバスラインが
   設定されることを特徴とする請求項（２）記載の半導体
   メモリカード。
4. （４）前記論理素子が形成されたチップは、前記複数の
   チップ状領域のうち、良品のチップ状領域を選択するよ
   うにプログラムされることを特徴とする請求項（２）記
   載の半導体メモリカード。
5. （５）前記第１の接続手段はワイヤボンディングである
   ことを特徴とする請求項（２）記載の半導体メモリカー
   ド。
6. （６）前記第１の接続手段はテープキャリアボンディン
   グであることを特徴とする請求項（２）記載の半導体メ
   モリカード。
7. （７）前記論理素子が形成されたチップは、フリップチ
   ップ形であり、前記第２の接続手段はフリップチップボ
   ンディングであることを特徴とする請求項（２）記載の
   半導体メモリカード。
8. （８）前記基体は、前記ウェーハの主構成材料の熱膨脹
   係数と略等しい材料により形成されることを特徴とする
   請求項（２）記載の半導体メモリカード。
9. （９）前記基体上に配設された第１の配線群は、前記基
   体上に積層された導体層をパターニングすることにより
   得られたものであること特徴とする請求項（２）記載の
   半導体メモリカード。
10. （１０）前記基板に設けられ、データ保持のためのカー
    ド内電源系をさらに具備することを特徴とする請求項（
    ２）記載の半導体メモリカード。
11. （１１）前記論理素子が形成されたチップは、前記複数
    のチップ状領域のうち、良品のチップ状領域を選択する
    ようにプログラムされており、かつ不良のチップ状領域
    に接続される前記第２の配線群が選択的に切断されてい
    ることを特徴とする請求項（４）記載の半導体メモリカ
    ード。