JPH0936240A - 冗長回路付き半導体装置及びその製造方法 - Google Patents
冗長回路付き半導体装置及びその製造方法Info
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- JPH0936240A JPH0936240A JP20541095A JP20541095A JPH0936240A JP H0936240 A JPH0936240 A JP H0936240A JP 20541095 A JP20541095 A JP 20541095A JP 20541095 A JP20541095 A JP 20541095A JP H0936240 A JPH0936240 A JP H0936240A
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Abstract
(57)【要約】
【目的】 短いエッチング時間で、所要のヒューズ窓を
開口でき、パッシベーション膜の健全性を保持して信頼
性が高く、しかも生産性に優れた冗長回路付き半導体装
置を得ること。 【構成】 半導体基板１上に冗長回路の配線層３と層間
絶縁膜４〜６とパッシベーション層１０とを順に積層し
た冗長回路付きの半導体装置において、層間絶縁膜４、
５に貫通形成されたコンタクトホール２０、２１に導電
体２２、２３を埋め込むことにより、冗長回路の配線層
３と導通する冗長回路のヒューズ部をスタックコンタク
ト構造に形成し、この冗長回路用ヒューズ部と対応する
パッシベーション層１０のみにヒューズ窓１１を形成
し、ヒューズ窓１１のエッチング深さを浅くする。
開口でき、パッシベーション膜の健全性を保持して信頼
性が高く、しかも生産性に優れた冗長回路付き半導体装
置を得ること。 【構成】 半導体基板１上に冗長回路の配線層３と層間
絶縁膜４〜６とパッシベーション層１０とを順に積層し
た冗長回路付きの半導体装置において、層間絶縁膜４、
５に貫通形成されたコンタクトホール２０、２１に導電
体２２、２３を埋め込むことにより、冗長回路の配線層
３と導通する冗長回路のヒューズ部をスタックコンタク
ト構造に形成し、この冗長回路用ヒューズ部と対応する
パッシベーション層１０のみにヒューズ窓１１を形成
し、ヒューズ窓１１のエッチング深さを浅くする。
Description
【０００１】
【発明の属する技術分野】本発明は、冗長回路付き半導
体装置およびその製造方法に関し、特に高度に微細化高
集積化されたメモリ素子や論理演算素子等の半導体集積
回路を構成する半導体装置において、冗長回路を形成す
るときに好適な半導体装置およびその製造方法に関する
ものである。
体装置およびその製造方法に関し、特に高度に微細化高
集積化されたメモリ素子や論理演算素子等の半導体集積
回路を構成する半導体装置において、冗長回路を形成す
るときに好適な半導体装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】メモリ素子や論理演算素子等の半導体集
積回路を構成する冗長回路付きの半導体装置は、半導体
基板上の最下層に形成されたポリＳｉ配線層もしくはポ
リＳｉ層とＷＳｉ層を積層したポリサイド配線層に冗長
回路のヒューズ部を含んでおり、この種の半導体装置で
は、冗長回路の使用時にはヒューズ部にレーザ光などを
照射してヒューズ部を消失させることにより回路修正を
行う。この冗長回路付きの半導体装置には、ヒューズ部
にレーザ光などを照射するための開口、即ちヒューズ窓
が層間絶縁膜などの絶縁層とパッシベーション層に形成
されている。
積回路を構成する冗長回路付きの半導体装置は、半導体
基板上の最下層に形成されたポリＳｉ配線層もしくはポ
リＳｉ層とＷＳｉ層を積層したポリサイド配線層に冗長
回路のヒューズ部を含んでおり、この種の半導体装置で
は、冗長回路の使用時にはヒューズ部にレーザ光などを
照射してヒューズ部を消失させることにより回路修正を
行う。この冗長回路付きの半導体装置には、ヒューズ部
にレーザ光などを照射するための開口、即ちヒューズ窓
が層間絶縁膜などの絶縁層とパッシベーション層に形成
されている。
【０００３】図２は従来の冗長回路付き半導体装置の具
体例を示している。この半導体装置は、Ｓｉ基板１上
に、素子分離層２、冗長回路用の最下層（第１層目）の
多結晶Ｓｉ配線層３、層間絶縁膜４、５、６、ヒューズ
部以外の回路部用の第２層目の多結晶Ｓｉ配線層７及び
第３層目の多結晶Ｓｉ配線層８、最上層のＡｌ配線部
９、半導体保護用のパッシベーション膜１０を順次積層
されて多層構造になっていおり、そして層間絶縁膜４、
５、６とパッシベーション膜１０とに多結晶Ｓｉ配線層
３に達するヒューズ窓１１が形成されている。第１層目
の多結晶Ｓｉ配線層３と第２層目の多結晶Ｓｉ配線層７
とは層間絶縁膜４に形成されたコンタクトホール１２に
埋め込まれた導電体１３により導通接続され、第２層目
の多結晶Ｓｉ配線層７と第３層目の多結晶Ｓｉ配線層８
とは層間絶縁膜５に形成されたコンタクトホール１４に
埋め込まれた導電体１５により導通接続されている。導
電体１３、１５の埋め込みは、各々、第２層目の多結晶
Ｓｉ配線層７と第３多結晶Ｓｉ配線層８の成膜により行
われる。
体例を示している。この半導体装置は、Ｓｉ基板１上
に、素子分離層２、冗長回路用の最下層（第１層目）の
多結晶Ｓｉ配線層３、層間絶縁膜４、５、６、ヒューズ
部以外の回路部用の第２層目の多結晶Ｓｉ配線層７及び
第３層目の多結晶Ｓｉ配線層８、最上層のＡｌ配線部
９、半導体保護用のパッシベーション膜１０を順次積層
されて多層構造になっていおり、そして層間絶縁膜４、
５、６とパッシベーション膜１０とに多結晶Ｓｉ配線層
３に達するヒューズ窓１１が形成されている。第１層目
の多結晶Ｓｉ配線層３と第２層目の多結晶Ｓｉ配線層７
とは層間絶縁膜４に形成されたコンタクトホール１２に
埋め込まれた導電体１３により導通接続され、第２層目
の多結晶Ｓｉ配線層７と第３層目の多結晶Ｓｉ配線層８
とは層間絶縁膜５に形成されたコンタクトホール１４に
埋め込まれた導電体１５により導通接続されている。導
電体１３、１５の埋め込みは、各々、第２層目の多結晶
Ｓｉ配線層７と第３多結晶Ｓｉ配線層８の成膜により行
われる。
【０００４】ヒューズ窓明けが完了した後は、半導体装
置の電気的試験を行ない、集積回路の修正が必要な場合
はヒューズ窓１１を通して多結晶Ｓｉ配線層３にレーザ
光を照射して、これに対応する多結晶Ｓｉ配線層３を消
失させ、回路の修正を行なう。また、ヒューズ窓１１を
開口する場合は、図３に示されているように、パッシベ
ーション膜１０上にフォトレジスト層１６を塗布し、ヒ
ューズ窓のパターニングを行った後、層間絶縁膜４、
５、６とパッシベーション膜１０とを一工程で一括して
エッチングすることにより行われる。
置の電気的試験を行ない、集積回路の修正が必要な場合
はヒューズ窓１１を通して多結晶Ｓｉ配線層３にレーザ
光を照射して、これに対応する多結晶Ｓｉ配線層３を消
失させ、回路の修正を行なう。また、ヒューズ窓１１を
開口する場合は、図３に示されているように、パッシベ
ーション膜１０上にフォトレジスト層１６を塗布し、ヒ
ューズ窓のパターニングを行った後、層間絶縁膜４、
５、６とパッシベーション膜１０とを一工程で一括して
エッチングすることにより行われる。
【０００５】
【発明が解決しようとする課題】上述のような従来の冗
長回路付き半導体製造装置では、ヒューズ窓１１のエッ
チング深さは多結晶Ｓｉ配線層３上に成膜される層間絶
縁膜４〜６の膜厚とパッシベーション膜１０の膜厚の合
計値に相当し、多層配線化のために層間絶縁膜の積層数
が増えて全体の厚さが厚くなるほど、ヒューズ窓開口時
のエッチング深さが深くなり、それに応じてエッチング
時間が長くなる。エッチング時間の長さに応じてエッチ
ング中に削られるフォトレジストの量が増加し、場合に
よってエッチングの途中であるにも拘らず、フォトレジ
スト層１６が完全に消滅してしまうことがある。この場
合には、パッシベーション膜１０もエッチングされ、パ
ッシベーション１０膜が初期膜厚を維持できなくなり、
耐湿性などに対する半導体装置の信頼性が低下する。
長回路付き半導体製造装置では、ヒューズ窓１１のエッ
チング深さは多結晶Ｓｉ配線層３上に成膜される層間絶
縁膜４〜６の膜厚とパッシベーション膜１０の膜厚の合
計値に相当し、多層配線化のために層間絶縁膜の積層数
が増えて全体の厚さが厚くなるほど、ヒューズ窓開口時
のエッチング深さが深くなり、それに応じてエッチング
時間が長くなる。エッチング時間の長さに応じてエッチ
ング中に削られるフォトレジストの量が増加し、場合に
よってエッチングの途中であるにも拘らず、フォトレジ
スト層１６が完全に消滅してしまうことがある。この場
合には、パッシベーション膜１０もエッチングされ、パ
ッシベーション１０膜が初期膜厚を維持できなくなり、
耐湿性などに対する半導体装置の信頼性が低下する。
【０００６】図３において、仮想線ａはエッチングによ
り消失した最終的なフォトレジスト層１６を例示してお
り、この場合にはパッシベーション膜１０は、仮想線ｂ
により示されているように、エッチングされて初期膜厚
を維持できなくなり、耐湿性などに対する半導体装置の
信頼性が損なわれてしまう。また、ヒューズ窓開口のた
めのエッチング時間が長いことにより、半導体装置の生
産性も悪化するという問題がある。本発明は、上述のよ
うな問題点に鑑みてなされたものであり、短いエッチン
グ時間で、所要のヒューズ窓を開口でき、パッシベーシ
ョン膜の健全性を保持して信頼性が高く、しかも生産性
に優れた冗長回路付き半導体装置及びその製造方法を提
供することを目的としている。
り消失した最終的なフォトレジスト層１６を例示してお
り、この場合にはパッシベーション膜１０は、仮想線ｂ
により示されているように、エッチングされて初期膜厚
を維持できなくなり、耐湿性などに対する半導体装置の
信頼性が損なわれてしまう。また、ヒューズ窓開口のた
めのエッチング時間が長いことにより、半導体装置の生
産性も悪化するという問題がある。本発明は、上述のよ
うな問題点に鑑みてなされたものであり、短いエッチン
グ時間で、所要のヒューズ窓を開口でき、パッシベーシ
ョン膜の健全性を保持して信頼性が高く、しかも生産性
に優れた冗長回路付き半導体装置及びその製造方法を提
供することを目的としている。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、半導体基板上に冗長回路の配線層と多
層配線用の絶縁層及びパッシベーション層が順に積層さ
れた冗長回路付き半導体装置において、前記多層配線用
の各絶縁層に前記冗長回路用の配線層に達するコンタク
トホールを形成し、このコンタクトホールに前記冗長回
路用の配線層に導通する冗長回路配線を形成し、この冗
長回路配線の上層に位置する前記パッシベーション層に
ヒューズ窓を形成したことを特徴とする。
めに、本発明は、半導体基板上に冗長回路の配線層と多
層配線用の絶縁層及びパッシベーション層が順に積層さ
れた冗長回路付き半導体装置において、前記多層配線用
の各絶縁層に前記冗長回路用の配線層に達するコンタク
トホールを形成し、このコンタクトホールに前記冗長回
路用の配線層に導通する冗長回路配線を形成し、この冗
長回路配線の上層に位置する前記パッシベーション層に
ヒューズ窓を形成したことを特徴とする。
【０００８】また、本発明は、冗長回路付き半導体装置
の製造方法であって、半導体基板上に素子分離層を介し
て冗長回路の配線層を形成し、前記冗長回路の配線層上
に多層配線用の絶縁層が形成されるごとに該絶縁層に前
記冗長回路用の配線層に連通するコンタクトホールを形
成し、前記コンタクトホールに導電材料を埋め込んで前
記冗長回路用の配線層に導通する冗長回路配線を形成
し、前記最上層の絶縁層上にパッシベーション層を成膜
した後、前記パッシベーション層にエッチングにより前
記冗長回路配線の上端に開口するヒューズ窓を形成する
ものである。
の製造方法であって、半導体基板上に素子分離層を介し
て冗長回路の配線層を形成し、前記冗長回路の配線層上
に多層配線用の絶縁層が形成されるごとに該絶縁層に前
記冗長回路用の配線層に連通するコンタクトホールを形
成し、前記コンタクトホールに導電材料を埋め込んで前
記冗長回路用の配線層に導通する冗長回路配線を形成
し、前記最上層の絶縁層上にパッシベーション層を成膜
した後、前記パッシベーション層にエッチングにより前
記冗長回路配線の上端に開口するヒューズ窓を形成する
ものである。
【０００９】上記のような本発明の冗長回路付き半導体
装置においては、多層配線用の各絶縁層にこれを積層方
向に貫通する冗長回路配線を形成し、この冗長回路配線
により冗長回路の配線層を上層側に伸長する構成にした
から、ヒューズ窓はパッシベーション層のみに形成する
だけでよく、これによりヒューズ窓のエッチング深さ
は、パッシベーション膜の膜厚相当になり、従来のヒュ
ーズ窓に比して絶縁層の厚さ分、浅くすることができ
る。よって、パッシベーション膜がヒューズ窓の成形時
に必要以上にエッチングされることがなく、耐湿性など
に対する半導体装置の信頼性を向上できる。
装置においては、多層配線用の各絶縁層にこれを積層方
向に貫通する冗長回路配線を形成し、この冗長回路配線
により冗長回路の配線層を上層側に伸長する構成にした
から、ヒューズ窓はパッシベーション層のみに形成する
だけでよく、これによりヒューズ窓のエッチング深さ
は、パッシベーション膜の膜厚相当になり、従来のヒュ
ーズ窓に比して絶縁層の厚さ分、浅くすることができ
る。よって、パッシベーション膜がヒューズ窓の成形時
に必要以上にエッチングされることがなく、耐湿性など
に対する半導体装置の信頼性を向上できる。
【００１０】また、本発明の冗長回路付き半導体装置の
製造方法においては、多層配線用の各絶縁層にこれを積
層方向に貫通する冗長回路配線を形成し、この冗長回路
配線により冗長回路の配線層を上層側に伸長するから、
ヒューズ窓はパッシベーション層のみに形成するだけで
よく、これによりヒューズ窓のエッチング深さは、パッ
シベーション膜の膜厚相当になり、従来のヒューズ窓に
比して絶縁層の厚さ分、浅くすることができる。よっ
て、パッシベーション膜がヒューズ窓の成形時に必要以
上にエッチングされることがなく、耐湿性などに対する
半導体装置の信頼性を向上できる。
製造方法においては、多層配線用の各絶縁層にこれを積
層方向に貫通する冗長回路配線を形成し、この冗長回路
配線により冗長回路の配線層を上層側に伸長するから、
ヒューズ窓はパッシベーション層のみに形成するだけで
よく、これによりヒューズ窓のエッチング深さは、パッ
シベーション膜の膜厚相当になり、従来のヒューズ窓に
比して絶縁層の厚さ分、浅くすることができる。よっ
て、パッシベーション膜がヒューズ窓の成形時に必要以
上にエッチングされることがなく、耐湿性などに対する
半導体装置の信頼性を向上できる。
【００１１】また、本発明においては、各絶縁層への多
層配線成形時に冗長回路配線を同時に形成することがで
き、冗長回路配線の成形を容易にする。さらに、本発明
においては、コンタクトホールはヒューズ窓の大きさよ
りも小さくしたり、冗長回路配線を低融点材料で構成す
ることにより、レーザ光などによる冗長回路の配線層の
消失を容易にかつ確実にできる。
層配線成形時に冗長回路配線を同時に形成することがで
き、冗長回路配線の成形を容易にする。さらに、本発明
においては、コンタクトホールはヒューズ窓の大きさよ
りも小さくしたり、冗長回路配線を低融点材料で構成す
ることにより、レーザ光などによる冗長回路の配線層の
消失を容易にかつ確実にできる。
【００１２】
【発明の実施の形態】以下、添付の図を参照して本発明
を実施例について詳細に説明する。なお、本発明の実施
例において、上記図２及び図３と同一の構成部分には、
上述の従来例に付した符号と同一の符号を付してその説
明を省略する。図１は本発明による冗長回路付き半導体
装置の一実施例を示している。この半導体装置は、Ｓｉ
基板１上に、素子分離層２、冗長回路の最下層（第１層
目）の多結晶Ｓｉ配線層３、多層配線用の層間絶縁膜
４、５、６、ヒューズ部以外の回路部の第２層目の多結
晶Ｓｉ配線層７及び第３層目の多結晶Ｓｉ配線層８、最
上層のＡｌ配線部９、パッシベーション膜１０が順次積
層され、多層配線構造になっており、パッシベーション
膜１０のみにヒューズ窓１１が形成されている。
を実施例について詳細に説明する。なお、本発明の実施
例において、上記図２及び図３と同一の構成部分には、
上述の従来例に付した符号と同一の符号を付してその説
明を省略する。図１は本発明による冗長回路付き半導体
装置の一実施例を示している。この半導体装置は、Ｓｉ
基板１上に、素子分離層２、冗長回路の最下層（第１層
目）の多結晶Ｓｉ配線層３、多層配線用の層間絶縁膜
４、５、６、ヒューズ部以外の回路部の第２層目の多結
晶Ｓｉ配線層７及び第３層目の多結晶Ｓｉ配線層８、最
上層のＡｌ配線部９、パッシベーション膜１０が順次積
層され、多層配線構造になっており、パッシベーション
膜１０のみにヒューズ窓１１が形成されている。
【００１３】層間絶縁膜４、５には、ヒューズ部用の冗
長回路の配線層３に連通するコンタクトホール（電気的
導通穴）２０、２１が相互に同一の位置に貫通形成され
ている。このコンタクトホール２０、２１には導電体２
２、２３が埋め込まれ、この導電体２２、２３は冗長回
路の配線層３に導通するスタックコンタクト構造になっ
ている。ヒューズ窓１１は層間絶縁膜６に形成されたコ
ンタクトホール２４に連通している。
長回路の配線層３に連通するコンタクトホール（電気的
導通穴）２０、２１が相互に同一の位置に貫通形成され
ている。このコンタクトホール２０、２１には導電体２
２、２３が埋め込まれ、この導電体２２、２３は冗長回
路の配線層３に導通するスタックコンタクト構造になっ
ている。ヒューズ窓１１は層間絶縁膜６に形成されたコ
ンタクトホール２４に連通している。
【００１４】スタックコンタクト構造の導電体２２、２
３の埋め込みは、各々、第２層目の多結晶Ｓｉ配線層７
と第３多結晶Ｓｉ配線層８の成膜時に同時に形成される
もので、第２層目の多結晶Ｓｉ配線層７、第３層目の多
結晶Ｓｉ配線層８と同様で、これより薄膜の配線層７
ａ、８ａが形成される。ヒューズ窓１１の開口は、ｇ−
線を光源とする縮小投影露光装置による露光・現像並び
にプラズマエッチング法によりパッシベーション膜１０
のみに、５×５ｕｍの大きさに形成される、従って、層
間絶縁膜が複数積層された多層配線構造の半導体装置で
も、ヒューズ窓１１のエッチング深さはパッシベーショ
ン膜１０の膜厚相当の浅いものになる。
３の埋め込みは、各々、第２層目の多結晶Ｓｉ配線層７
と第３多結晶Ｓｉ配線層８の成膜時に同時に形成される
もので、第２層目の多結晶Ｓｉ配線層７、第３層目の多
結晶Ｓｉ配線層８と同様で、これより薄膜の配線層７
ａ、８ａが形成される。ヒューズ窓１１の開口は、ｇ−
線を光源とする縮小投影露光装置による露光・現像並び
にプラズマエッチング法によりパッシベーション膜１０
のみに、５×５ｕｍの大きさに形成される、従って、層
間絶縁膜が複数積層された多層配線構造の半導体装置で
も、ヒューズ窓１１のエッチング深さはパッシベーショ
ン膜１０の膜厚相当の浅いものになる。
【００１５】これにより多層配線化のために層間絶縁膜
の積層数が増えて全体の厚さが厚くなってもヒューズ窓
開口時のエッチング時間が長くなることがなくなり、エ
ッチングの途中にフォトレジスト層が完全に消滅してし
まうことがなく、パッシベーション膜１０がエッチング
されることが回避され、パッシベーション膜１０の健全
性が保持される。また、各コンタクトホール２０、２１
およびヒューズ窓１１が同じ位置で段重ねされているか
ら、集積回路の集積度がより一層向上すると共に、導電
体２２、２３及び冗長回路の配線層３を含むヒューズ部
の消失による冗長回路の回路修正が容易に実現され、生
産性の向上が期待できる。
の積層数が増えて全体の厚さが厚くなってもヒューズ窓
開口時のエッチング時間が長くなることがなくなり、エ
ッチングの途中にフォトレジスト層が完全に消滅してし
まうことがなく、パッシベーション膜１０がエッチング
されることが回避され、パッシベーション膜１０の健全
性が保持される。また、各コンタクトホール２０、２１
およびヒューズ窓１１が同じ位置で段重ねされているか
ら、集積回路の集積度がより一層向上すると共に、導電
体２２、２３及び冗長回路の配線層３を含むヒューズ部
の消失による冗長回路の回路修正が容易に実現され、生
産性の向上が期待できる。
【００１６】ヒューズ窓１１からレーザ光を照射してヒ
ューズ部を消失する場合、コンタクトホール２０、２１
の大きさはヒューズ窓１１の大きさと同じもしくは小さ
いものにする。目安としては、ヒューズ窓１１の大きさ
を上限として１×１ｕｍ以上にするとよい。冗長回路配
線の最上層配線層７ａ，８ａの厚さはできる限り薄膜化
されていることが好ましい。このことによりレーザ光の
照射による冗長回路配線部を消失して冗長回路を回路修
正するとき、その加工修正が容易にできるようになり、
回路修正の成功率が高まることで半導体装置の歩留り向
上が期待できる。この厚さの目安としては２０〜１００
ｎｍにするとよい。ただし２０ｎｍという厚さは従来の
成膜技術で安定的に成膜できる限界を示すもので、他の
技術により更なる薄膜化は可能である。
ューズ部を消失する場合、コンタクトホール２０、２１
の大きさはヒューズ窓１１の大きさと同じもしくは小さ
いものにする。目安としては、ヒューズ窓１１の大きさ
を上限として１×１ｕｍ以上にするとよい。冗長回路配
線の最上層配線層７ａ，８ａの厚さはできる限り薄膜化
されていることが好ましい。このことによりレーザ光の
照射による冗長回路配線部を消失して冗長回路を回路修
正するとき、その加工修正が容易にできるようになり、
回路修正の成功率が高まることで半導体装置の歩留り向
上が期待できる。この厚さの目安としては２０〜１００
ｎｍにするとよい。ただし２０ｎｍという厚さは従来の
成膜技術で安定的に成膜できる限界を示すもので、他の
技術により更なる薄膜化は可能である。
【００１７】また、冗長回路配線部の消失による冗長回
路の回路修正の成功率を高めるために、冗長回路の配線
はできる限り微細化されていることが好ましい。この配
線幅の目安としては０．４〜１ｕｍ幅である。ここで云
う０．４ｕｍの線幅は、半導体装置を製造する従来技術
において安定的に最も微細化できる線幅を意味してお
り、他の技術により更なる微細化は可能である。
路の回路修正の成功率を高めるために、冗長回路の配線
はできる限り微細化されていることが好ましい。この配
線幅の目安としては０．４〜１ｕｍ幅である。ここで云
う０．４ｕｍの線幅は、半導体装置を製造する従来技術
において安定的に最も微細化できる線幅を意味してお
り、他の技術により更なる微細化は可能である。
【００１８】また、冗長回路配線部の消失による冗長回
路の回路修正の成功率を高めるために、ヒューズ部３ａ
の材料として、従来のＳｉ系の材料から更に融点の低い
導電性材料を用いることが好ましい。この冗長回路配線
部の材料としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｔｉなどを除く
ほとんどの金属材料を使用ででる。一般的な半導体装置
の製造方法において不適切な物質であるところの、例え
ばＣｕなどを除くと、Ａｌ、あるいはＧｅなどの材料が
最も好ましい。
路の回路修正の成功率を高めるために、ヒューズ部３ａ
の材料として、従来のＳｉ系の材料から更に融点の低い
導電性材料を用いることが好ましい。この冗長回路配線
部の材料としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｔｉなどを除く
ほとんどの金属材料を使用ででる。一般的な半導体装置
の製造方法において不適切な物質であるところの、例え
ばＣｕなどを除くと、Ａｌ、あるいはＧｅなどの材料が
最も好ましい。
【００１９】次に本発明による冗長回路付き半導体装置
の製造方法について説明する。先ず基板１上に素子分離
層２を形成し、この後に、素子分離層２上に冗長回路の
最下層の第１層目の多結晶Ｓｉ配線層３を形成する。次
に層間絶縁膜４を成膜し、コンタクトホール１２、２０
を開口する。次に層間絶縁膜４上に第２層目の多結晶配
線層７を形成する。この多結晶Ｓｉ配線層７の形成にお
いて、導電体１３、２２の埋め込みと配線層７ａの形成
を行う。
の製造方法について説明する。先ず基板１上に素子分離
層２を形成し、この後に、素子分離層２上に冗長回路の
最下層の第１層目の多結晶Ｓｉ配線層３を形成する。次
に層間絶縁膜４を成膜し、コンタクトホール１２、２０
を開口する。次に層間絶縁膜４上に第２層目の多結晶配
線層７を形成する。この多結晶Ｓｉ配線層７の形成にお
いて、導電体１３、２２の埋め込みと配線層７ａの形成
を行う。
【００２０】次に層間絶縁膜５を成膜し、コンタクトホ
ール１３、２１を開口する。次に層間絶縁膜５上に第３
層目の多結晶配線層８を形成する。この多結晶Ｓｉ配線
層８の形成において、導電体１５、２３の埋め込みと配
線層８ａの形成を行う。次に層間絶縁膜６を成膜し、コ
ンタクトホール２４を開口する。次に層間絶縁膜６上に
パッシベーション膜１０を成膜し、この後にパッシベー
ション膜１０にヒューズ窓１１を開口する。上述のコン
タクトホール１３、１５、２０、２１、ヒューズ窓１１
を明ける方法はフォトレジストなどを用いた従来技術を
そのまま利用することができる。また、このヒューズ部
３ａのコンタクトホール２０、２１をヒューズ部以外の
回路部形成に必要なコンタクトホール１３、１５の開口
と同一プロセスで開口することで、工程を増やすことな
くコンタクトホール２０、２１を開口できる。
ール１３、２１を開口する。次に層間絶縁膜５上に第３
層目の多結晶配線層８を形成する。この多結晶Ｓｉ配線
層８の形成において、導電体１５、２３の埋め込みと配
線層８ａの形成を行う。次に層間絶縁膜６を成膜し、コ
ンタクトホール２４を開口する。次に層間絶縁膜６上に
パッシベーション膜１０を成膜し、この後にパッシベー
ション膜１０にヒューズ窓１１を開口する。上述のコン
タクトホール１３、１５、２０、２１、ヒューズ窓１１
を明ける方法はフォトレジストなどを用いた従来技術を
そのまま利用することができる。また、このヒューズ部
３ａのコンタクトホール２０、２１をヒューズ部以外の
回路部形成に必要なコンタクトホール１３、１５の開口
と同一プロセスで開口することで、工程を増やすことな
くコンタクトホール２０、２１を開口できる。
【００２１】この方法によれば、ヒューズ窓１１を開口
する際の被エッチング膜はパッシベーション膜１０のみ
になり、従来技術に比べエッチング時間が短くなる。こ
のことにより、ヒューズ窓開口の際に予め露光、現像し
ておいたフォトレジストの被覆性（エッチング後のレジ
スト残膜）を充分に確保でき、パッシベーション膜１０
は初期成膜の膜厚を維持できる。このことにより、半導
体装置の信頼性を確保することができる。
する際の被エッチング膜はパッシベーション膜１０のみ
になり、従来技術に比べエッチング時間が短くなる。こ
のことにより、ヒューズ窓開口の際に予め露光、現像し
ておいたフォトレジストの被覆性（エッチング後のレジ
スト残膜）を充分に確保でき、パッシベーション膜１０
は初期成膜の膜厚を維持できる。このことにより、半導
体装置の信頼性を確保することができる。
【００２２】尚、この場合の条件は次の通りで、従来か
ら知られている一般的な条件である。 素子分離層２：ＬＯＣＯＳ法、厚さ２００〜５００ｎｍ 各多結晶Ｓｉ配線層３、７、８：減圧ＣＶＤ法、厚さ１
００〜２００ｎｍ 各層間絶縁膜４〜６：熱分解ＣＢＤ法並びにＰＥ−ＣＶ
Ｄ法（いずれも目的に応じて不純物拡散させる場合があ
る）、全厚さ１〜２ｕｍ パッシベーション膜１０：ＰＥ−ＣＶＤ法、厚さ約１ｕ
ｍ 以上においては、本発明を特定の実施例について説明し
たが、本発明は、これに限定されるものではない。
ら知られている一般的な条件である。 素子分離層２：ＬＯＣＯＳ法、厚さ２００〜５００ｎｍ 各多結晶Ｓｉ配線層３、７、８：減圧ＣＶＤ法、厚さ１
００〜２００ｎｍ 各層間絶縁膜４〜６：熱分解ＣＢＤ法並びにＰＥ−ＣＶ
Ｄ法（いずれも目的に応じて不純物拡散させる場合があ
る）、全厚さ１〜２ｕｍ パッシベーション膜１０：ＰＥ−ＣＶＤ法、厚さ約１ｕ
ｍ 以上においては、本発明を特定の実施例について説明し
たが、本発明は、これに限定されるものではない。
【００２３】
【発明の効果】以上の説明より明かなように、本発明に
よれば、多層配線用の各絶縁層にこれを積層方向に貫通
する冗長回路配線を形成し、この冗長回路配線により冗
長回路の配線層を上層側に伸長するから、ヒューズ窓は
パッシベーション層のみに形成するだけでよく、これに
よりヒューズ窓のエッチング深さは、パッシベーション
膜の膜厚相当になり、ヒューズ窓のエッチング時間が短
縮でき、パッシベーション膜がエッチングされる問題が
解決でき、耐湿性などに対する半導体装置の信頼性を高
めることができるはか、エッチング時間が短縮されるこ
とで生産性も向上できる。また、本発明によれば、各絶
縁層への多層配線成形時に冗長回路配線を同時に形成す
ることができ、冗長回路配線の成形を容易に行うことが
できる。さらに、本発明によれば、コンタクトホールは
ヒューズ窓の大きさよりも小さくしたり、冗長回路配線
を低融点材料で構成することにより、レーザ光などによ
る冗長回路の配線層の消失を容易にかつ確実に行うこと
ができる。
よれば、多層配線用の各絶縁層にこれを積層方向に貫通
する冗長回路配線を形成し、この冗長回路配線により冗
長回路の配線層を上層側に伸長するから、ヒューズ窓は
パッシベーション層のみに形成するだけでよく、これに
よりヒューズ窓のエッチング深さは、パッシベーション
膜の膜厚相当になり、ヒューズ窓のエッチング時間が短
縮でき、パッシベーション膜がエッチングされる問題が
解決でき、耐湿性などに対する半導体装置の信頼性を高
めることができるはか、エッチング時間が短縮されるこ
とで生産性も向上できる。また、本発明によれば、各絶
縁層への多層配線成形時に冗長回路配線を同時に形成す
ることができ、冗長回路配線の成形を容易に行うことが
できる。さらに、本発明によれば、コンタクトホールは
ヒューズ窓の大きさよりも小さくしたり、冗長回路配線
を低融点材料で構成することにより、レーザ光などによ
る冗長回路の配線層の消失を容易にかつ確実に行うこと
ができる。
【図１】本発明による冗長回路付き半導体装置の一実施
例を示す断面図である。
例を示す断面図である。
【図２】冗長回路付き半導体装置の従来例を示す断面図
である。
である。
【図３】冗長回路付き半導体装置のヒューズ窓加工の従
来例を示す断面図である。
来例を示す断面図である。
１ Ｓｉ基板 ２ 素子分離層 ３ 冗長回路の多結晶Ｓｉ配線層 ４、５、６ 層間絶縁膜 ７ 第２層目の多結晶Ｓｉ配線層 ７ａ 配線層 ８ 第３層目の多結晶Ｓｉ配線層 ８ａ 配線層 ９ Ａｌ配線部 １０ パッシベーション膜 １１ ヒューズ窓 １２ コンタクトホール １３ 導電体 １４ コンタクトホール １５ 導電体 １６ フォトレジスト層 ２０、２１ コンタクトホール ２２、２３ 導電体 ２４ コンタクトホール
Claims (7)
- 【請求項１】 半導体基板上に冗長回路の配線層と多層
配線用の絶縁層及びパッシベーション層が順に積層され
た冗長回路付き半導体装置において、 前記多層配線用の各絶縁層に前記冗長回路用の配線層に
達するコンタクトホールを形成し、 前記コンタクトホールに前記冗長回路用の配線層に導通
する冗長回路配線を形成し、 前記冗長回路配線の上層に位置する前記パッシベーショ
ン層にヒューズ窓を形成した、 ことを特徴とする冗長回路付き半導体装置。 - 【請求項２】 前記冗長回路用の配線層に導通する冗長
回路配線は、前記多層配線用の絶縁層数に応じて形成さ
れるスタックコンタクト構造になっていることを特徴と
する請求項１記載の冗長回路付き半導体装置。 - 【請求項３】 前記コンタクトホールはヒューズ窓の大
きさより小さくしたことを特徴とする請求項１記載の冗
長回路付き半導体装置。 - 【請求項４】 前記冗長回路用の配線層を含む冗長回路
配線は、低融点材料により構成されていることを特徴と
する請求項１記載の冗長回路付き半導体装置。 - 【請求項５】 半導体基板上に素子分離層を介して冗長
回路の配線層を形成し、 前記冗長回路の配線層上に多層配線用の絶縁層が形成さ
れるごとに該絶縁層に前記冗長回路用の配線層に連通す
るコンタクトホールを形成し、 前記コンタクトホールに導電材料を埋め込んで前記冗長
回路用の配線層に導通する冗長回路配線を形成し、 前記最上層の絶縁層上にパッシベーション層を成膜した
後、 前記パッシベーション層にエッチングにより前記冗長回
路配線の上端に開口するヒューズ窓を形成する、 ことを特徴とする冗長回路付き半導体装置の製造方法。 - 【請求項６】 前記絶縁層に該絶縁層を貫通する方向に
形成される冗長回路配線は、前記絶縁層に形成される多
層配線の形成時に同時に形成されることを特徴とする請
求項５記載の冗長回路付き半導体装置の製造方法。 - 【請求項７】 前記冗長回路用の配線層を含む冗長回路
配線は、低融点材料により構成されていることを特徴と
する請求項５記載の冗長回路付き半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20541095A JPH0936240A (ja) | 1995-07-18 | 1995-07-18 | 冗長回路付き半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20541095A JPH0936240A (ja) | 1995-07-18 | 1995-07-18 | 冗長回路付き半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936240A true JPH0936240A (ja) | 1997-02-07 |
Family
ID=16506389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20541095A Pending JPH0936240A (ja) | 1995-07-18 | 1995-07-18 | 冗長回路付き半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936240A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851674A (en) * | 1997-07-30 | 1998-12-22 | Minnesota Mining And Manufacturing Company | Antisoiling coatings for antireflective surfaces and methods of preparation |
| EP1045441A2 (en) * | 1999-04-14 | 2000-10-18 | International Business Machines Corporation | Slotted contacts for minimizing the voltage required to electrically blow fuses |
| KR100297222B1 (ko) * | 1997-01-14 | 2001-08-07 | 가네꼬 히사시 | 반도체장치및그제조방법 |
-
1995
- 1995-07-18 JP JP20541095A patent/JPH0936240A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297222B1 (ko) * | 1997-01-14 | 2001-08-07 | 가네꼬 히사시 | 반도체장치및그제조방법 |
| US5851674A (en) * | 1997-07-30 | 1998-12-22 | Minnesota Mining And Manufacturing Company | Antisoiling coatings for antireflective surfaces and methods of preparation |
| EP1045441A2 (en) * | 1999-04-14 | 2000-10-18 | International Business Machines Corporation | Slotted contacts for minimizing the voltage required to electrically blow fuses |
| KR100413148B1 (ko) * | 1999-04-14 | 2003-12-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 |
| EP1045441A3 (en) * | 1999-04-14 | 2005-09-21 | International Business Machines Corporation | Slotted contacts for minimizing the voltage required to electrically blow fuses |
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