JPH01158764A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01158764A JPH01158764A JP31793787A JP31793787A JPH01158764A JP H01158764 A JPH01158764 A JP H01158764A JP 31793787 A JP31793787 A JP 31793787A JP 31793787 A JP31793787 A JP 31793787A JP H01158764 A JPH01158764 A JP H01158764A
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- Japan
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- wiring
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000463 material Substances 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 229920005591 polysilicon Polymers 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積装置のヒユーズ回路に関する。
半導体集積装置のヒユーズ回路に用いられる従来のヒユ
ーズ素子の一例を第２図に示す。図において、ヒユーズ
素子Ｆ１はその両端の電極取り出し口１がポリシリコン
配線２に接続され、各ポリシリコン配線２は印加電圧用
パッドＰ工ｌ ｐ２に固定されている。ヒユーズ素子は
もとよりヒユーズを切断した場合と、切断しない場合と
のいずれかの状態を設定するものである。
ーズ素子の一例を第２図に示す。図において、ヒユーズ
素子Ｆ１はその両端の電極取り出し口１がポリシリコン
配線２に接続され、各ポリシリコン配線２は印加電圧用
パッドＰ工ｌ ｐ２に固定されている。ヒユーズ素子は
もとよりヒユーズを切断した場合と、切断しない場合と
のいずれかの状態を設定するものである。
上述した従来のヒユーズ素子は、ヒユーズを切断した場
合と、切断しない場合とのいずれかの状態に設定される
ので、例えば、第３図に示すように、端子Ａ２Ｂ間の抵
抗値Ｒ１〜Ｒ５を広範囲に渡り精度良く設定するために
は、前記ヒユーズ素子Ｆ１〜Ｆ、を多数必要とする。そ
のため、回路規模が大きくなり、また、外部より電源を
印加するためのパッドＰ□〜Ｐ６が多数必要となるので
、特に半導体集積回路ではそのレイアウト面積が大きく
なるという欠点がある。
合と、切断しない場合とのいずれかの状態に設定される
ので、例えば、第３図に示すように、端子Ａ２Ｂ間の抵
抗値Ｒ１〜Ｒ５を広範囲に渡り精度良く設定するために
は、前記ヒユーズ素子Ｆ１〜Ｆ、を多数必要とする。そ
のため、回路規模が大きくなり、また、外部より電源を
印加するためのパッドＰ□〜Ｐ６が多数必要となるので
、特に半導体集積回路ではそのレイアウト面積が大きく
なるという欠点がある。
本発明の目的は上記欠点を解消した半導体集積装置のヒ
ユーズ回路を提供することにある。
ユーズ回路を提供することにある。
（問題点を解決するための手段〕
本発明は半導体集積回路において、ヒユーズ素子と該ヒ
ユーズ素子の一端あるいは両端に直列に接続された抵抗
素子との組を並列接続した複数の回路を有し、各組のヒ
ユーズ素子の寸法及び材質を同一とし、各組の抵抗素子
の寸法あるいは材質を異ならせて抵抗値を互いに変化さ
せたことを特徴とする半導体集積回路である。
ユーズ素子の一端あるいは両端に直列に接続された抵抗
素子との組を並列接続した複数の回路を有し、各組のヒ
ユーズ素子の寸法及び材質を同一とし、各組の抵抗素子
の寸法あるいは材質を異ならせて抵抗値を互いに変化さ
せたことを特徴とする半導体集積回路である。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す説明図である。
第１図に示すように配線幅が異なる分枝接続配線を有す
るポリシリコン配線２，２の各接続配線に並列接続され
た同一寸法、同一幅のヒユーズ素子Ｆ１．Ｆ２．Ｆ３と
、面配線２，２の印加電圧用パッドＰ１及びＦ２とで構
成されている。
るポリシリコン配線２，２の各接続配線に並列接続され
た同一寸法、同一幅のヒユーズ素子Ｆ１．Ｆ２．Ｆ３と
、面配線２，２の印加電圧用パッドＰ１及びＦ２とで構
成されている。
すなわち、一対のパッドＰ１．Ｐ２に取付けられたポリ
シリコン配線２には幅Ｖｗ１．Ｗν２．Ｗｗ、が互いに
異なる多枝（実施例では二枝）の接続用配線２１，２□
。
シリコン配線２には幅Ｖｗ１．Ｗν２．Ｗｗ、が互いに
異なる多枝（実施例では二枝）の接続用配線２１，２□
。
２３を有しているもので、対応する接続用配線間にそれ
ぞれヒユーズ素子Ｆ１．Ｆ２．Ｆ３の電極取り出し口１
が固定されているものである。
ぞれヒユーズ素子Ｆ１．Ｆ２．Ｆ３の電極取り出し口１
が固定されているものである。
本実施例においては配線、ヒユーズ素子ＦｉｌＦ２１Ｆ
３にはポリシリコンを用いて実現することとして以下の
説明を行うが、その材質は限定されるものではない。
３にはポリシリコンを用いて実現することとして以下の
説明を行うが、その材質は限定されるものではない。
各ヒユーズ素子Ｆ１．Ｆ２．Ｆ３の寸法（幅Ｗ及び長さ
Ｌ）が等しいので、抵抗値；Ｒは等しい。
Ｌ）が等しいので、抵抗値；Ｒは等しい。
配線の幅は印加電圧用パッドとヒユーズ素子Ｆ□の間を
Ｗｗ、、ヒユーズ素子Ｆ１．Ｆ２の間をｌ１１ｗ２、ヒ
ユーズ素子Ｆ２．Ｆ３の間をｉ３とすると、Ｗｗ２＝
１ ／ ａ −Ｗｗｌ Ｗｗ３＝１／ｂ−Ｗｗｌ（ただし、１ ＜ ａ ＜ ｂ
）となるように設定されている。
Ｗｗ、、ヒユーズ素子Ｆ１．Ｆ２の間をｌ１１ｗ２、ヒ
ユーズ素子Ｆ２．Ｆ３の間をｉ３とすると、Ｗｗ２＝
１ ／ ａ −Ｗｗｌ Ｗｗ３＝１／ｂ−Ｗｗｌ（ただし、１ ＜ ａ ＜ ｂ
）となるように設定されている。
よって、配線抵抗の比は、ｉ：ａ：ｂとなる。
印加電圧用パッドＰ１又はＦ２とヒユーズ素子Ｆ１との
間の配線２の抵抗をＲｗとすると、各配線の配線抵抗は
、ａＲｗ、 ｂＲ讐となる。
間の配線２の抵抗をＲｗとすると、各配線の配線抵抗は
、ａＲｗ、 ｂＲ讐となる。
印加電圧用パッドｐ１．ｐ２の間に、外部より電圧ＶＦ
を印加すると、各ヒユーズ素子Ｆ１．Ｆ２．Ｆ３で消費
される電力をＰＦｌ、 ＰＦ２． ＰＦ３とすれば、Ｋ
−？ＺＫＷ ＶＦ” ＰＦ、＝ ’Ｒ＋２ａＲｗ Ｆ２ ＰＦ、＝ Ｒ＋２ｂＲｗ となる。
を印加すると、各ヒユーズ素子Ｆ１．Ｆ２．Ｆ３で消費
される電力をＰＦｌ、 ＰＦ２． ＰＦ３とすれば、Ｋ
−？ＺＫＷ ＶＦ” ＰＦ、＝ ’Ｒ＋２ａＲｗ Ｆ２ ＰＦ、＝ Ｒ＋２ｂＲｗ となる。
一方、ヒユーズ素子は許容最大消費電力；ＰＰよりも消
費電力；ＰＦが超えると溶断する。ここで（ま、次の条
件を満たすとき、各ヒユーズ素子Ｆ工１Ｆ２１Ｆ３は 溶断する。
費電力；ＰＦが超えると溶断する。ここで（ま、次の条
件を満たすとき、各ヒユーズ素子Ｆ工１Ｆ２１Ｆ３は 溶断する。
ココテ、ｖｌ、Ｆ２．Ｆ３は、ヒユーズ素子Ｆ１．Ｆｚ
＋Ｆ３のそれぞれの切断耐圧である。
＋Ｆ３のそれぞれの切断耐圧である。
以上３式とｌ （ａ ＜ｂとの関係より、ｖｌ〈Ｆ２〈
Ｆ３ が、成り立つ。
Ｆ３ が、成り立つ。
従って、印加電圧ＶＦがＶｌ＜ＶＦ＜Ｆ２ならば、ヒユ
ーズ素子Ｆ１のみが溶断される。その後、印加電圧ＶＦ
をＦ２ ＜ＶＦ＜Ｆ３にすると、更にヒユーズ素子Ｆ２
が溶断される。また、その後、印加電圧ＶＦをＦ３〈ｖ
Ｆにすると、更にヒユーズ素子Ｆ３が溶断される。
ーズ素子Ｆ１のみが溶断される。その後、印加電圧ＶＦ
をＦ２ ＜ＶＦ＜Ｆ３にすると、更にヒユーズ素子Ｆ２
が溶断される。また、その後、印加電圧ＶＦをＦ３〈ｖ
Ｆにすると、更にヒユーズ素子Ｆ３が溶断される。
このように、外部からの印加電圧ＶＦを調整することに
より、３本のヒユーズ素子より、任意の数のヒユーズ素
子のみを切断することが可能となる。
より、３本のヒユーズ素子より、任意の数のヒユーズ素
子のみを切断することが可能となる。
以上説明したように本発明によれば、抵抗値を広範囲に
渡り精度良く設定する場合においても、従来方法に比べ
抵抗数が少なくでき、更に、印加電圧用パッドの数を少
なくできるので、ヒユーズ回路の面積を小さくすること
ができる効果を有する。
渡り精度良く設定する場合においても、従来方法に比べ
抵抗数が少なくでき、更に、印加電圧用パッドの数を少
なくできるので、ヒユーズ回路の面積を小さくすること
ができる効果を有する。
第１図は本発明の一実施例を示す平面図、第２図は従来
の半導体集積装置におけるヒユーズ回路の一例を示す図
、第３図は従来のヒユーズ素子を適用した一例を示す図
である。 １ 電極取り出し口 ２・・・ポリシリコン配線Ｆ
１〜Ｆ５・・・ヒユーズ素子 Ｒ１〜Ｒ，、・・抵抗素
子Ｐ工〜Ｐ６・・・印加電圧用パッド
の半導体集積装置におけるヒユーズ回路の一例を示す図
、第３図は従来のヒユーズ素子を適用した一例を示す図
である。 １ 電極取り出し口 ２・・・ポリシリコン配線Ｆ
１〜Ｆ５・・・ヒユーズ素子 Ｒ１〜Ｒ，、・・抵抗素
子Ｐ工〜Ｐ６・・・印加電圧用パッド
Claims (1)
- （１）半導体集積回路において、ヒューズ素子と該ヒュ
ーズ素子の一端あるいは両端に直列に接続された抵抗素
子との組を並列接続した複数の回路を有し、各組のヒュ
ーズ素子の寸法及び材質を同一とし、各組の抵抗素子の
寸法あるいは材質を異ならせて抵抗値を互いに変化させ
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31793787A JPH01158764A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31793787A JPH01158764A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158764A true JPH01158764A (ja) | 1989-06-21 |
Family
ID=18093687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31793787A Pending JPH01158764A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158764A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331195A (en) * | 1991-06-21 | 1994-07-19 | Nippon Steel Corporation | Fuse construction of a semiconductor device |
| US5925920A (en) * | 1996-06-12 | 1999-07-20 | Quicklogic Corporation | Techniques and circuits for high yield improvements in programmable devices using redundant routing resources |
| KR100413148B1 (ko) * | 1999-04-14 | 2003-12-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 |
| JP2015079804A (ja) * | 2013-10-15 | 2015-04-23 | 富士電機株式会社 | 半導体装置 |
-
1987
- 1987-12-16 JP JP31793787A patent/JPH01158764A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331195A (en) * | 1991-06-21 | 1994-07-19 | Nippon Steel Corporation | Fuse construction of a semiconductor device |
| US5925920A (en) * | 1996-06-12 | 1999-07-20 | Quicklogic Corporation | Techniques and circuits for high yield improvements in programmable devices using redundant routing resources |
| US6237131B1 (en) | 1996-06-12 | 2001-05-22 | Quicklogic Corporation | Techniques and circuits for high yield improvements in programmable devices using redundant routing resources |
| KR100413148B1 (ko) * | 1999-04-14 | 2003-12-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 다층 구조물 내에 매립된 동일 평면 프로그램가능 퓨즈 |
| JP2015079804A (ja) * | 2013-10-15 | 2015-04-23 | 富士電機株式会社 | 半導体装置 |
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