JPS59172249A - モノリシツク集積回路 - Google Patents
モノリシツク集積回路Info
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- JPS59172249A JPS59172249A JP58045470A JP4547083A JPS59172249A JP S59172249 A JPS59172249 A JP S59172249A JP 58045470 A JP58045470 A JP 58045470A JP 4547083 A JP4547083 A JP 4547083A JP S59172249 A JPS59172249 A JP S59172249A
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- Japan
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- wiring
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- 238000000034 method Methods 0.000 claims abstract description 8
- 230000010354 integration Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はモノリシック集積回路、特に配線工程の変更に
よシ各種の論理機能を実現するゲートアレイ形マスクス
ライス集積回路に関する。
よシ各種の論理機能を実現するゲートアレイ形マスクス
ライス集積回路に関する。
ゲートアレイ形マスタスライス象積回路は通常、基本論
理回路を構成するために必要な、形小限の基本素子群を
１ブロツクとし、該ブロックをマトリックス状に配置し
たゲートアレイ形マスクスライス集積回路基板（以後基
板という）を予じめ作成しておき、配線工程において各
ブロック内の素子間を結線して論理回路を構成し、更に
ブロック間の結線によシ所望の論理機能を有する集積回
路を実現する。予じめ基板が作成されていることから、
所望の論理機能の集積回路の製造に必要な日数は、従来
方式に比べ極めて少なく、その有用性がます１す拡がる
と伴に回路規模は大型化の一途をたどっている。ＣＭＬ
ゲート回路あるいはエミッタホロア回路を基本回路とす
るゲートアレイ形マスタスライス集積回路においては、
大規模化に伴ない、１チツプ当シの消費電力の増加が問
題と々る。
理回路を構成するために必要な、形小限の基本素子群を
１ブロツクとし、該ブロックをマトリックス状に配置し
たゲートアレイ形マスクスライス集積回路基板（以後基
板という）を予じめ作成しておき、配線工程において各
ブロック内の素子間を結線して論理回路を構成し、更に
ブロック間の結線によシ所望の論理機能を有する集積回
路を実現する。予じめ基板が作成されていることから、
所望の論理機能の集積回路の製造に必要な日数は、従来
方式に比べ極めて少なく、その有用性がます１す拡がる
と伴に回路規模は大型化の一途をたどっている。ＣＭＬ
ゲート回路あるいはエミッタホロア回路を基本回路とす
るゲートアレイ形マスタスライス集積回路においては、
大規模化に伴ない、１チツプ当シの消費電力の増加が問
題と々る。
従来、ＣＭＬゲート回路あるいはエミッタホロア回路を
基本回路とするゲートアレイ形マスタスライス集積回路
の基本回路電流値は、基本回路に最大の９荷が付与され
ても所望の機能を発揮する電流値に一律に設定され、ブ
ロック内の基本素子数も必要最小限のものに設定されて
いた。このため回路的にはよシ少ない電流値で所望の機
能を満足する場合でも最大狛荷相当の電流値を使用する
ので、従来方式で大規模のゲートアレイ形マスタースラ
イス集積回路を構成すると、所望の回路機能を満足する
のに十分足る電流値を、大幅に上まわる消費電流値の集
積回路となってしまうという第１の欠点があった。また
、これをおさえようとすると、個々のエミッタホロアの
ファンアウト数を狭い範囲に限定しカければならなくな
シ、大規模化への対応が１すます難かしくなるという第
２の欠点があった。
基本回路とするゲートアレイ形マスタスライス集積回路
の基本回路電流値は、基本回路に最大の９荷が付与され
ても所望の機能を発揮する電流値に一律に設定され、ブ
ロック内の基本素子数も必要最小限のものに設定されて
いた。このため回路的にはよシ少ない電流値で所望の機
能を満足する場合でも最大狛荷相当の電流値を使用する
ので、従来方式で大規模のゲートアレイ形マスタースラ
イス集積回路を構成すると、所望の回路機能を満足する
のに十分足る電流値を、大幅に上まわる消費電流値の集
積回路となってしまうという第１の欠点があった。また
、これをおさえようとすると、個々のエミッタホロアの
ファンアウト数を狭い範囲に限定しカければならなくな
シ、大規模化への対応が１すます難かしくなるという第
２の欠点があった。
本発明の目的は上記第１および第２の欠点を解決し、よ
シ少ない消費電流によシ所望回路機能を満すゲートアレ
イ形マスクスライス集積回路を提供することにある。
シ少ない消費電流によシ所望回路機能を満すゲートアレ
イ形マスクスライス集積回路を提供することにある。
前記目的を達成する手段として、ＣＭＬゲート回路ある
いけエミッタホロア回路を基本回路とし、配線工程の変
更により各種論理回路が得られるゲートアレイ形マスタ
スライス集稍回路において、該基本回路各々の電、流値
を決定する抵抗を、複数個の抵抗素子として該ゲートア
レイ形マスタスライス集積回路基枦内に形成し、該抵抗
素子における配線工程の接続形態を変更することによシ
、該基本回路の電流値を選択することとしだ。本手段の
採用により、より少ない消費電流により所望の回路機能
を満足する集積回路が実現でき、大規模化するゲートア
レイ形マスタスライス集積回路の消費電流を最適化でき
る。
いけエミッタホロア回路を基本回路とし、配線工程の変
更により各種論理回路が得られるゲートアレイ形マスタ
スライス集稍回路において、該基本回路各々の電、流値
を決定する抵抗を、複数個の抵抗素子として該ゲートア
レイ形マスタスライス集積回路基枦内に形成し、該抵抗
素子における配線工程の接続形態を変更することによシ
、該基本回路の電流値を選択することとしだ。本手段の
採用により、より少ない消費電流により所望の回路機能
を満足する集積回路が実現でき、大規模化するゲートア
レイ形マスタスライス集積回路の消費電流を最適化でき
る。
以下本発明を図面を参照しながら説明する。
第１図は本発明を用いない従来のゲートアレイ形マスタ
ス２イス集積回路におけるエミッタホロア回路の接続実
施例であシ、第２図〜第４図は本発明を用いたゲートア
レイ形マスクスライス集積回路におけるエミッタホロア
回路の接続実施例である。
ス２イス集積回路におけるエミッタホロア回路の接続実
施例であシ、第２図〜第４図は本発明を用いたゲートア
レイ形マスクスライス集積回路におけるエミッタホロア
回路の接続実施例である。
第１図においてトランジスタＱ１のコレクタ端子１１に
は最高電位が印加され、ベース端子１２には入力信号電
位が印加される。従来のゲートアレイ形マスクスライス
方式であるので、エミッタホロア回路の電流を決定する
抵抗は１個の抵抗Ｒｎのみであり、トランジスタＱ１１
のエミッタ端子１３は端子間接続配線１８を介して抵抗
Ｐ−１１の抵抗端子１４に接続する。抵抗Ｒｏの抵抗端
子１５には最低電位配線１０が接続する。
は最高電位が印加され、ベース端子１２には入力信号電
位が印加される。従来のゲートアレイ形マスクスライス
方式であるので、エミッタホロア回路の電流を決定する
抵抗は１個の抵抗Ｒｎのみであり、トランジスタＱ１１
のエミッタ端子１３は端子間接続配線１８を介して抵抗
Ｐ−１１の抵抗端子１４に接続する。抵抗Ｒｏの抵抗端
子１５には最低電位配線１０が接続する。
このように従来の方式ではエミッタホロア回路の電流は
抵抗Ｒｈによシ決まる一種類に限定される。
抵抗Ｒｈによシ決まる一種類に限定される。
第２図〜第４図は本発明を用いたゲートアレイ形マスタ
スライス集私回路の一実施例であり、１個のエミッタホ
ロア回路に対し同実施例では２個の抵抗素子を川音して
いる。
スライス集私回路の一実施例であり、１個のエミッタホ
ロア回路に対し同実施例では２個の抵抗素子を川音して
いる。
第２図においてトランジスタＱ２ のコレクタ端子２１
に最高電位が印加され、ベース端子２２には入力信号電
位が印加される。抵抗Ｒｚｔと抵抗Ｒ１２２を同実施例
では等しい抵抗値として扱っておｐ１トランジスタＱ２
のエミッタ端子２３は端子間接続配線２８を介して抵抗
端子２４と抵抗端子２６５− とに接続し、抵抗端子２５と抵抗端子２７とにはそれぞ
れ、最低電位配線２０が接続する。
に最高電位が印加され、ベース端子２２には入力信号電
位が印加される。抵抗Ｒｚｔと抵抗Ｒ１２２を同実施例
では等しい抵抗値として扱っておｐ１トランジスタＱ２
のエミッタ端子２３は端子間接続配線２８を介して抵抗
端子２４と抵抗端子２６５− とに接続し、抵抗端子２５と抵抗端子２７とにはそれぞ
れ、最低電位配線２０が接続する。
第２図′のエミッタホロア回路の電流値は１ｍＡである
。
。
第３図および第４図におけるトランジスタＱｓ。
Ｑ４は第２図におけるトランジスタＱ２と、また抵抗Ｒ
３１と抵抗Ｒ４１は抵抗Ｒ２１と、また抵抗Ｒ３２と抵
抗Ｒ４２は抵抗Ｒ２２と同じ素子である。
３１と抵抗Ｒ４１は抵抗Ｒ２１と、また抵抗Ｒ３２と抵
抗Ｒ４２は抵抗Ｒ２２と同じ素子である。
第３図でトランジスタＱ３のエミッタ端子３３は、端子
間接続配線３８を介して抵抗Ｒ１３１の抵抗端子３４に
接続し、抵抗端子３５には最低電位配線３０が接続する
。この場合、抵抗Ｒｓ２は使用しない。
間接続配線３８を介して抵抗Ｒ１３１の抵抗端子３４に
接続し、抵抗端子３５には最低電位配線３０が接続する
。この場合、抵抗Ｒｓ２は使用しない。
第２図の回路電流は１ｍＡ であるから第３図の接続形
態をとったエミッタホロア回路の電流値はほぼ０．５ｍ
Ａである。
態をとったエミッタホロア回路の電流値はほぼ０．５ｍ
Ａである。
第４図ではトランジスタＱ４のエミッタ端子４３を端子
間接続配線４８を介して抵抗Ｒ・４１の抵抗端子４４に
接続し、抵抗Ｒ４ｓの抵抗端子４５を端子間接続配線４
９を介して抵抗Ｒ・４２の抵抗端子４６６− に接続し、抵抗端子４７には最低電位配線４ｏを接続し
た接続形態を示している。この場合のエミッタホロア回
路電流はほぼ０．２５ｍＡである。
間接続配線４８を介して抵抗Ｒ・４１の抵抗端子４４に
接続し、抵抗Ｒ４ｓの抵抗端子４５を端子間接続配線４
９を介して抵抗Ｒ・４２の抵抗端子４６６− に接続し、抵抗端子４７には最低電位配線４ｏを接続し
た接続形態を示している。この場合のエミッタホロア回
路電流はほぼ０．２５ｍＡである。
本実施例のように、２個の抵抗を用いた場合、第２図〜
第４図に示す３種類の接続形態が可能になシ、３種類の
エミッタホロア回路電流値を選択できる。とれによりエ
ミッタホロア出力の負荷数を３段階に分け、各々を駆動
するに足る３Ｓ類の電流値を選択するととにより、各回
路における消費電流の最適化を計れる。伺、以上第１図
〜第４図では、エミッタホロア回路として論じたが、ト
ランジスタＱｌ、Ｑ２．Ｑｓ、Ｑ４の各コレクタ端子１
１゜２１．３１．４１がＣＭＬ回路におけるカレントス
イッチを構成する複数のトランジスタのエミッタ端子間
配線に接続しベース端子１２，２２，３２．４２には定
電圧を印加してＣＭＬゲート回路における定電流源とし
て用いる場合にも以上に述べたと同様の理由で回路電流
を３Ｓ類選択することが可能となり、ＣＭＬゲート回路
出力の負荷数に応じた回路電流を選択して各回路におけ
る消費電流の最適化を計れる。
第４図に示す３種類の接続形態が可能になシ、３種類の
エミッタホロア回路電流値を選択できる。とれによりエ
ミッタホロア出力の負荷数を３段階に分け、各々を駆動
するに足る３Ｓ類の電流値を選択するととにより、各回
路における消費電流の最適化を計れる。伺、以上第１図
〜第４図では、エミッタホロア回路として論じたが、ト
ランジスタＱｌ、Ｑ２．Ｑｓ、Ｑ４の各コレクタ端子１
１゜２１．３１．４１がＣＭＬ回路におけるカレントス
イッチを構成する複数のトランジスタのエミッタ端子間
配線に接続しベース端子１２，２２，３２．４２には定
電圧を印加してＣＭＬゲート回路における定電流源とし
て用いる場合にも以上に述べたと同様の理由で回路電流
を３Ｓ類選択することが可能となり、ＣＭＬゲート回路
出力の負荷数に応じた回路電流を選択して各回路におけ
る消費電流の最適化を計れる。
尚、ＣＭＬゲート回路では、定電流源用抵抗、とコレク
タ負荷抵抗の抵抗比により一定の論理振幅を得ている。
タ負荷抵抗の抵抗比により一定の論理振幅を得ている。
このため前述のように配線の接続形態を変更して定電流
源側抵抗の抵抗値を変更する場合には、同時にコレクタ
負荷抵抗の抵抗値を変更して該抵抗比を維持する必要が
ある。よって本発明をＣＭＬゲート回路に適用する場合
には、コレクタ負荷抵抗も定電流源側抵抗との間に常に
一定の抵抗比を維持するように、複数個の抵抗素子とし
て基板内に形成することとなる。
源側抵抗の抵抗値を変更する場合には、同時にコレクタ
負荷抵抗の抵抗値を変更して該抵抗比を維持する必要が
ある。よって本発明をＣＭＬゲート回路に適用する場合
には、コレクタ負荷抵抗も定電流源側抵抗との間に常に
一定の抵抗比を維持するように、複数個の抵抗素子とし
て基板内に形成することとなる。
以上本実施例においては、抵抗素子数が２個で夫々の値
が等しい場合を論じたが、２個夫々の値が異なる場合、
また３個以上の場合にも同様の効果を有することは明ら
かである。
が等しい場合を論じたが、２個夫々の値が異なる場合、
また３個以上の場合にも同様の効果を有することは明ら
かである。
以上詳細に説明したとおシ、本発明はゲートアレイ形マ
スクスライス集積回路において、各論理回路の電流値を
選択することによシ、所望の回路機能の集積回路をよシ
少々い消費電力とした最適設計で構成できるという効果
を有する。
スクスライス集積回路において、各論理回路の電流値を
選択することによシ、所望の回路機能の集積回路をよシ
少々い消費電力とした最適設計で構成できるという効果
を有する。
第１図は従来の構成による回路接続図、第２図〜第４図
は本発明の実施例を示す回路接続図である。 図中の、Ｑｌ 、Ｑ２ 、Ｑ３．Ｑ４・・・・・・トラ
ンジスタ、Ｒｏ 、Ｒ２１、ＲＩ２２ 、Ｒ１３１、Ｒ
３２、Ｒ４１、Ｒ４２・・・・・・抵抗、１１．２１，
３１．４１・・・・・・コレクタ端子、１２，２２゜３
２．４２・・・・・・ベース端子、１３，２３，３３．
４３・旧・・エミッタ端子、１４．１５，２４，２５，
２６，２７，３４゜３５．３６，３７，４４，４５，４
６．４７ ・・曲・抵抗端子、１８．２８．３８，４８
．４９・・・・・・端子間接続配線、１ｏ。 ２０．３０．４０・・・・・・最低電位配線の番号。 ９− 柔ｌ 圀 第２ 凹 來３図 蒸４閲
は本発明の実施例を示す回路接続図である。 図中の、Ｑｌ 、Ｑ２ 、Ｑ３．Ｑ４・・・・・・トラ
ンジスタ、Ｒｏ 、Ｒ２１、ＲＩ２２ 、Ｒ１３１、Ｒ
３２、Ｒ４１、Ｒ４２・・・・・・抵抗、１１．２１，
３１．４１・・・・・・コレクタ端子、１２，２２゜３
２．４２・・・・・・ベース端子、１３，２３，３３．
４３・旧・・エミッタ端子、１４．１５，２４，２５，
２６，２７，３４゜３５．３６，３７，４４，４５，４
６．４７ ・・曲・抵抗端子、１８．２８．３８，４８
．４９・・・・・・端子間接続配線、１ｏ。 ２０．３０．４０・・・・・・最低電位配線の番号。 ９− 柔ｌ 圀 第２ 凹 來３図 蒸４閲
Claims (1)
- ＣＭＬゲート回路あるいはエミッタホロア回路を基本回
路とし、配線工程の変更によシ各種論理回路が得られる
ゲートアレイ形マスタスライス集積回路において、該基
本回路者々の電流値を決定する抵抗を、複数個の抵抗素
子として該ゲートアレイ形マスタスライス集積回路基板
内に形成し、該抵抗素子における配線工程の接続形態を
変更することにより、該基本回路の電流値が選択可能で
あることを特徴とするモノリシック集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045470A JPS59172249A (ja) | 1983-03-18 | 1983-03-18 | モノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045470A JPS59172249A (ja) | 1983-03-18 | 1983-03-18 | モノリシツク集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172249A true JPS59172249A (ja) | 1984-09-28 |
Family
ID=12720273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045470A Pending JPS59172249A (ja) | 1983-03-18 | 1983-03-18 | モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172249A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0288803A2 (en) * | 1987-04-30 | 1988-11-02 | International Business Machines Corporation | Personalizable semiconductor chips for analog and analog/digital circuits |
| JPH023260A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915916A (ja) * | 1972-06-08 | 1974-02-12 | ||
| JPS5756945A (en) * | 1980-09-19 | 1982-04-05 | Mitsubishi Electric Corp | Logic circuit |
| JPS5884445A (ja) * | 1981-11-16 | 1983-05-20 | Hitachi Ltd | 大規模集積回路 |
| JPS595657A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | マスタ−スライス方式の半導体集積回路 |
-
1983
- 1983-03-18 JP JP58045470A patent/JPS59172249A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
| JPS4915916A (ja) * | 1972-06-08 | 1974-02-12 | ||
| JPS5756945A (en) * | 1980-09-19 | 1982-04-05 | Mitsubishi Electric Corp | Logic circuit |
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| EP0288803A2 (en) * | 1987-04-30 | 1988-11-02 | International Business Machines Corporation | Personalizable semiconductor chips for analog and analog/digital circuits |
| JPH023260A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体集積回路 |
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