JPS6018952A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6018952A JPS6018952A JP58126656A JP12665683A JPS6018952A JP S6018952 A JPS6018952 A JP S6018952A JP 58126656 A JP58126656 A JP 58126656A JP 12665683 A JP12665683 A JP 12665683A JP S6018952 A JPS6018952 A JP S6018952A
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- JP
- Japan
- Prior art keywords
- high resistance
- resistor
- resistance element
- elements
- gate
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｇ ／ Ａの構造に関する０最近・セミカス
タムな半導体素子としてＧ／Ａが脚光をあびている。そ
の中でも、設計の自動化−による短納期化を進めるため
に、配線層（はとんどＡμ配ＩＪ）を二層以上使用する
ことが多くなってきている。
タムな半導体素子としてＧ／Ａが脚光をあびている。そ
の中でも、設計の自動化−による短納期化を進めるため
に、配線層（はとんどＡμ配ＩＪ）を二層以上使用する
ことが多くなってきている。
ところが、これによる欠点として、搭載できるトランジ
スタ数に比べ、チップサイズが大きくなる。
スタ数に比べ、チップサイズが大きくなる。
これは、自動設計を行なうために、トランジスタサイズ
を小さく出来ないこと、及び、配線層専有領域を必要と
するためである。チップサイズに比べ、トランジスター
数が少ないということは、たとえば、構成する回路で抵
抗、容量を多く必要とする時はミトラ１シジスタをつぶ
して、抵抗、容量として使用する必要がある。あるいは
、ＲＡＭ 。
を小さく出来ないこと、及び、配線層専有領域を必要と
するためである。チップサイズに比べ、トランジスター
数が少ないということは、たとえば、構成する回路で抵
抗、容量を多く必要とする時はミトラ１シジスタをつぶ
して、抵抗、容量として使用する必要がある。あるいは
、ＲＡＭ 。
ＲＯＭのように・ トランジスタ一つ当りの専有面積が
小さな素子を搭載する場合に於いても不適であった。そ
こで、本発明は、Ｇ ／ Ａでありながら配線領域下に
、セル以外の物を用意することにより、Ｇ ／ Ａとし
ての効率を下げることなく、別素子を作ることを可能に
するものである。
小さな素子を搭載する場合に於いても不適であった。そ
こで、本発明は、Ｇ ／ Ａでありながら配線領域下に
、セル以外の物を用意することにより、Ｇ ／ Ａとし
ての効率を下げることなく、別素子を作ることを可能に
するものである。
抵抗をＧ／Ａ内部で構成する場合、たとえば第１図に示
した様に、Ｐチャネルトランジスター１０２とＮチャネ
ルトランジスター１０５でインバータ形成されそのゲー
ト電極がＶＤＤ端子とプルアップ抵抗１０１が接続され
ているような時、従来のＧ／Ａで・プルアップ抵抗とし
てゲート電極を用いる例を第二図に示す。通常Ｇ／Ａの
ゲート電極は、多結晶シリコンゲートでは、シート抵抗
値が数十ないし百Ω／口であるので、数ないし数十ＸΩ
のプルアップ抵抗を得るのには、従来のＧ ／ Ａでは
、数本程度のトランジスターをつぶして作らなければな
らない。
した様に、Ｐチャネルトランジスター１０２とＮチャネ
ルトランジスター１０５でインバータ形成されそのゲー
ト電極がＶＤＤ端子とプルアップ抵抗１０１が接続され
ているような時、従来のＧ／Ａで・プルアップ抵抗とし
てゲート電極を用いる例を第二図に示す。通常Ｇ／Ａの
ゲート電極は、多結晶シリコンゲートでは、シート抵抗
値が数十ないし百Ω／口であるので、数ないし数十ＸΩ
のプルアップ抵抗を得るのには、従来のＧ ／ Ａでは
、数本程度のトランジスターをつぶして作らなければな
らない。
第２図では、セルの構成例として２人カタイプを示して
いる。Ｎチャネルトランジスタ２０１とＰチャネルトラ
ンジスタ２０２と共通ゲート電極２０３で作られた２対
のトランジスタセルである。
いる。Ｎチャネルトランジスタ２０１とＰチャネルトラ
ンジスタ２０２と共通ゲート電極２０３で作られた２対
のトランジスタセルである。
この例では、プルアップ抵抗１０１を、ゲート電極２ケ
を、マスタースライス工程で・接続形成する。この方法
では、インバータ一段を作るのに１．５セル（６トラン
ジスタ）必要となり、ゲート利用率は低下する。
を、マスタースライス工程で・接続形成する。この方法
では、インバータ一段を作るのに１．５セル（６トラン
ジスタ）必要となり、ゲート利用率は低下する。
これに対し、第３図が、本発明の実施例である。
セルブロックとセルブロック間の配線層領域に、多結晶
シリコン層を設け、拡散工程を選択的に行なうことＫよ
り、低抵抗と高抵抗を作る。これをマスタースライス工
程で、適切に接続することにより、任意の抵抗素子とし
て利用出来る。セル３０１とセル間の配線層領域下に低
抵抗多結晶シリコン素子３０２及び、高抵抗素子３０３
を設けることにより、ゲート利用効率を下げることなく
プルアップ抵抗を形成出来る。第５図実施例では、低抵
抗多結晶シリコン素子を２ヶ直列接続するこ・とにより
プルアップ抵抗を作成している。
シリコン層を設け、拡散工程を選択的に行なうことＫよ
り、低抵抗と高抵抗を作る。これをマスタースライス工
程で、適切に接続することにより、任意の抵抗素子とし
て利用出来る。セル３０１とセル間の配線層領域下に低
抵抗多結晶シリコン素子３０２及び、高抵抗素子３０３
を設けることにより、ゲート利用効率を下げることなく
プルアップ抵抗を形成出来る。第５図実施例では、低抵
抗多結晶シリコン素子を２ヶ直列接続するこ・とにより
プルアップ抵抗を作成している。
４４、図面の簡単な説明
第１図が、プルアップ抵抗を有する入力インバータを示
す図。
す図。
第２図が、従来のＧ ／ Ａでの実施例を示す図。
第６図が、本発明のＧ／Ａ ３０２’、３０３が抵抗専
用多結晶シリコン素子を示す図。
用多結晶シリコン素子を示す図。
以 上
Claims (1)
- 配線工程によって任意の回路構成を行なうマスタースラ
イスＣＭＯ３半導体素子・通称０Ｍ０Ｓゲートアレー（
Ｇ／Ａと略記）で・多結晶シリコンをゲート電極と用い
ること、該多結晶シリコンを拡散工程により部分的に、
高抵抗素子と低抵抗素子となるようパターン形成されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126656A JPS6018952A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126656A JPS6018952A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018952A true JPS6018952A (ja) | 1985-01-31 |
Family
ID=14940615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126656A Pending JPS6018952A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018952A (ja) |
-
1983
- 1983-07-12 JP JP58126656A patent/JPS6018952A/ja active Pending
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