JPH04306871A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04306871A JPH04306871A JP9614091A JP9614091A JPH04306871A JP H04306871 A JPH04306871 A JP H04306871A JP 9614091 A JP9614091 A JP 9614091A JP 9614091 A JP9614091 A JP 9614091A JP H04306871 A JPH04306871 A JP H04306871A
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- JP
- Japan
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- semiconductor integrated
- integrated circuit
- time constant
- circuit device
- capacitor
- Prior art date
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- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、時定数回路を備えた
ゲートアレイ等のマスタースライス方式の半導体集積回
路装置に関する。
ゲートアレイ等のマスタースライス方式の半導体集積回
路装置に関する。
【０００２】
【従来の技術】従来、ゲートアレイ等のマスタースライ
ス方式の半導体集積回路装置に時定数回路を組み込む場
合、図６に示すような抵抗１０１ と容量１０２ とを
直列に接続した回路を、チップ外の領域に配置してチッ
プに接続するようにしていた。図４に示す時定数回路に
おいては、抵抗１０１ の一端を接続した入力端子１０
３ に入力信号を入力し、容量１０２ の一端をグラン
ドレベルにすることにより、入力信号に対して遅延した
出力信号が出力端子１０４ より得られる。そしてこの
出力信号の遅延時間は、抵抗１０１ と容量１０２ と
の積で表される時定数で決定されることはよく知られて
いる。
ス方式の半導体集積回路装置に時定数回路を組み込む場
合、図６に示すような抵抗１０１ と容量１０２ とを
直列に接続した回路を、チップ外の領域に配置してチッ
プに接続するようにしていた。図４に示す時定数回路に
おいては、抵抗１０１ の一端を接続した入力端子１０
３ に入力信号を入力し、容量１０２ の一端をグラン
ドレベルにすることにより、入力信号に対して遅延した
出力信号が出力端子１０４ より得られる。そしてこの
出力信号の遅延時間は、抵抗１０１ と容量１０２ と
の積で表される時定数で決定されることはよく知られて
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ように時定数回路を組み込んだ半導体集積回路装置にお
いては、時定数回路をチップ外の領域に配置するため、
チップ外に余分な領域が必要となり、チップをモールド
して使用する際、抵抗及び容量からなる時定数回路を含
めた半導体集積回路装置全体の構成が大きくなってしま
うという問題点があった。
ように時定数回路を組み込んだ半導体集積回路装置にお
いては、時定数回路をチップ外の領域に配置するため、
チップ外に余分な領域が必要となり、チップをモールド
して使用する際、抵抗及び容量からなる時定数回路を含
めた半導体集積回路装置全体の構成が大きくなってしま
うという問題点があった。
【０００４】本発明は、従来の時定数回路を備えた半導
体集積回路装置における上記問題点を解消するためにな
されたもので、チップ外に余分な領域を必要とせず、コ
ンパクトに構成した半導体集積回路装置を提供すること
を目的とする。
体集積回路装置における上記問題点を解消するためにな
されたもので、チップ外に余分な領域を必要とせず、コ
ンパクトに構成した半導体集積回路装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ゲートアレイ等のマスタースラ
イス方式による半導体集積回路装置において、チップ内
に時定数回路を構成するポリシリコンからなる容量及び
抵抗を設けるものである。
決するため、本発明は、ゲートアレイ等のマスタースラ
イス方式による半導体集積回路装置において、チップ内
に時定数回路を構成するポリシリコンからなる容量及び
抵抗を設けるものである。
【０００６】このようにチップ内にポリシリコンからな
る時定数回路を組み込むことにより、時定数回路を配置
するためのチップ外の領域を必要とせず、したがってコ
ンパクトな時定数回路を組み込んだ半導体集積回路装置
を得ることができる。
る時定数回路を組み込むことにより、時定数回路を配置
するためのチップ外の領域を必要とせず、したがってコ
ンパクトな時定数回路を組み込んだ半導体集積回路装置
を得ることができる。
【０００７】
【実施例】次に実施例について説明する。図１は、本発
明の第１実施例の半導体集積回路装置における半導体集
積回路チップ１の概略平面図であり、２はＩ／Ｏ領域、
３は時定数回路を配置したコーナー部分を示している。 図２はコーナー部分３を拡大して示す図で、配線前の容
量及び抵抗を構成するポリシリコンのレイアウトを示し
ている。すなわち、図２において、１１はポリシリコン
で形成した容量、１２はポリシリコンで形成した抵抗で
あり、１３はグランド幹線で、１４は電源幹線である。 そしてポリシリコン容量１１の一端及びポリシリコン抵
抗１２の両端には、それぞれ配線接続用スルーホール１
５ａ，１５ｂ，１５ｃが設けられており、またグランド
幹線１３及び電源幹線１４にもそれぞれ配線接続用スル
ーホール１５ｄ，１５ｅが設けられている。
明の第１実施例の半導体集積回路装置における半導体集
積回路チップ１の概略平面図であり、２はＩ／Ｏ領域、
３は時定数回路を配置したコーナー部分を示している。 図２はコーナー部分３を拡大して示す図で、配線前の容
量及び抵抗を構成するポリシリコンのレイアウトを示し
ている。すなわち、図２において、１１はポリシリコン
で形成した容量、１２はポリシリコンで形成した抵抗で
あり、１３はグランド幹線で、１４は電源幹線である。 そしてポリシリコン容量１１の一端及びポリシリコン抵
抗１２の両端には、それぞれ配線接続用スルーホール１
５ａ，１５ｂ，１５ｃが設けられており、またグランド
幹線１３及び電源幹線１４にもそれぞれ配線接続用スル
ーホール１５ｄ，１５ｅが設けられている。
【０００８】図３は、配線を施し時定数回路の組み込み
を完成した態様を示している。すなわちポリシリコン容
量１１に形成されたスルーホール１５ａと抵抗１２の一
端に形成されたスルーホール１５ｂとをアルミ配線１６
で接続し、抵抗１２の他端に形成されたスルーホール１
５ｃと電源幹線１４に設けられたスルーホール１５ｅと
は、グランド幹線１３とは別の層に配置されたアルミ配
線１７で接続されている。これにより、パワーオンリセ
ット回路等ととして用いられる時定数回路の組み込んだ
コンパクトな半導体集積回路装置が得られる。
を完成した態様を示している。すなわちポリシリコン容
量１１に形成されたスルーホール１５ａと抵抗１２の一
端に形成されたスルーホール１５ｂとをアルミ配線１６
で接続し、抵抗１２の他端に形成されたスルーホール１
５ｃと電源幹線１４に設けられたスルーホール１５ｅと
は、グランド幹線１３とは別の層に配置されたアルミ配
線１７で接続されている。これにより、パワーオンリセ
ット回路等ととして用いられる時定数回路の組み込んだ
コンパクトな半導体集積回路装置が得られる。
【０００９】ポリシリコンで形成された容量の他方の電
極部はグランドレベルに予め固定されており、容量の電
極部間の誘電体として膜厚が２２０ Åのゲート酸化膜
を用いた場合、３００ μｍ×５００ μｍの面積で約
２００ ｐＦの容量値が得られる。一方ポリシリコンで
形成した抵抗は、２μｍ×５００ μｍで約７ＫΩの抵
抗が得られる。図３に示すようなポリシリコンパターン
で抵抗及び容量を形成した場合の抵抗値は約３５ＫΩと
なり、容量の容量値は約２００ ｐＦ程度となるので、
時定数７μｓｅｃ 程度の時定数回路が得られる。
極部はグランドレベルに予め固定されており、容量の電
極部間の誘電体として膜厚が２２０ Åのゲート酸化膜
を用いた場合、３００ μｍ×５００ μｍの面積で約
２００ ｐＦの容量値が得られる。一方ポリシリコンで
形成した抵抗は、２μｍ×５００ μｍで約７ＫΩの抵
抗が得られる。図３に示すようなポリシリコンパターン
で抵抗及び容量を形成した場合の抵抗値は約３５ＫΩと
なり、容量の容量値は約２００ ｐＦ程度となるので、
時定数７μｓｅｃ 程度の時定数回路が得られる。
【００１０】図４は、第２実施例における時定数回路を
形成したチップのコーナー部分を示している。この実施
例は、ポリシリコンからなる抵抗を複数の分割した抵抗
２１群で構成し、各分割抵抗２１の両端には接続用のス
ルーホール２２を形成したものである。各分割抵抗２１
の抵抗値をｒΩとし容量１１の容量値をＣとすると、各
分割抵抗２１の接続態様によって、ＣｒからＣｎｒ（ｎ
：分割抵抗数）までの時定数をもつ時定数回路を選択的
に構成することができる。
形成したチップのコーナー部分を示している。この実施
例は、ポリシリコンからなる抵抗を複数の分割した抵抗
２１群で構成し、各分割抵抗２１の両端には接続用のス
ルーホール２２を形成したものである。各分割抵抗２１
の抵抗値をｒΩとし容量１１の容量値をＣとすると、各
分割抵抗２１の接続態様によって、ＣｒからＣｎｒ（ｎ
：分割抵抗数）までの時定数をもつ時定数回路を選択的
に構成することができる。
【００１１】図５は、第３実施例における時定数回路を
形成したチップのコーナー部分を示している。この実施
例は、抵抗を複数の分割抵抗３１で形成すると共に、容
量を複数の分割容量３２で形成したものであり、各分割
抵抗３１の両端及び各分割容量３２に接続用のスルーホ
ール３３を形成している。このように構成した分割抵抗
３１群及び分割容量３２群を配線で適宜選択して接続す
ることにより、更に細く時定数を設定した時定数回路を
構成することができる。
形成したチップのコーナー部分を示している。この実施
例は、抵抗を複数の分割抵抗３１で形成すると共に、容
量を複数の分割容量３２で形成したものであり、各分割
抵抗３１の両端及び各分割容量３２に接続用のスルーホ
ール３３を形成している。このように構成した分割抵抗
３１群及び分割容量３２群を配線で適宜選択して接続す
ることにより、更に細く時定数を設定した時定数回路を
構成することができる。
【００１２】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、時定数回路を構成する容量及び抵抗を
チップ内に設けたので、時定数回路を配置するためのチ
ップ外の余分な領域を必要とせず、コンパクトな半導体
集積回路装置を実現することができる。
本発明によれば、時定数回路を構成する容量及び抵抗を
チップ内に設けたので、時定数回路を配置するためのチ
ップ外の余分な領域を必要とせず、コンパクトな半導体
集積回路装置を実現することができる。
【図１】本発明に係る第１実施例におけるチップの概略
平面図である。
平面図である。
【図２】図１の配線前のコーナー部分の拡大平面図であ
る。
る。
【図３】図１の配線後のコーナー部分の拡大平面図であ
る。
る。
【図４】第２実施例におけるコーナー部分の拡大平面図
である。
である。
【図５】第３実施例におけるコーナー部分の拡大平面図
である。
である。
【図６】一般の時定数回路の回路構成図を示す図である
。
。
１ 半導体集積回路チップ
２ Ｉ／Ｏ領域
３ コーナー部分
１１ ポリシリコン容量
１２ ポリシリコン抵抗
１３ グランド幹線
１４ 電源幹線
１６ アルミ配線
１７ アルミ配線
Claims (5)
- 【請求項１】 ゲートアレイ等のマスタースライス方
式による半導体集積回路装置において、チップ内に時定
数回路を構成するポリシリコンからなる容量及び抵抗を
設けたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記抵抗を複数の分割抵抗で形成し、
該分割抵抗を選択的に接続できるように構成したことを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記容量を複数の分割容量で形成し、
該分割容量を選択的に接続できるように構成したことを
特徴とする請求項１又は２記載の半導体集積回路装置。 - 【請求項４】 前記抵抗及び容量をチップのコーナー
部分に配置することを特徴とする請求項１〜３のいずれ
か１項に記載の半導体集積回路装置。 - 【請求項５】 前記チップ内の電源幹線及びグランド
幹線上に、前記抵抗又は容量を構成するポリシリコンと
接続するためのスルーホールを備えたことを特徴とする
請求項１〜４のいずれか１項に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9614091A JPH04306871A (ja) | 1991-04-03 | 1991-04-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9614091A JPH04306871A (ja) | 1991-04-03 | 1991-04-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306871A true JPH04306871A (ja) | 1992-10-29 |
Family
ID=14157085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9614091A Withdrawn JPH04306871A (ja) | 1991-04-03 | 1991-04-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058156A1 (fr) * | 2000-12-28 | 2002-07-25 | Niigata Seimitsu Co., Ltd. | Circuit integre a semi-conducteurs |
-
1991
- 1991-04-03 JP JP9614091A patent/JPH04306871A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058156A1 (fr) * | 2000-12-28 | 2002-07-25 | Niigata Seimitsu Co., Ltd. | Circuit integre a semi-conducteurs |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |