JPH0376144A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0376144A JPH0376144A JP1212255A JP21225589A JPH0376144A JP H0376144 A JPH0376144 A JP H0376144A JP 1212255 A JP1212255 A JP 1212255A JP 21225589 A JP21225589 A JP 21225589A JP H0376144 A JPH0376144 A JP H0376144A
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- JP
- Japan
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- delay time
- flip
- wiring
- flops
- delay
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に拡散工程を共通と
するマスタースライス方式のゲートアレイやＲＡＭ内蔵
型ゲートアレイ等においてクロック信号により動作する
複数の回路ブロックを備えた半導体集積回路に関する。
するマスタースライス方式のゲートアレイやＲＡＭ内蔵
型ゲートアレイ等においてクロック信号により動作する
複数の回路ブロックを備えた半導体集積回路に関する。
従来、この種の半導体集積回路は、クロック信号を分配
する場合、一般的なゲートアレイでは内部領域の論理セ
ルを用いてクロックトライバ回路を構威し、このクロッ
クトライバ回路を任意のセル位置に配置してフリップフ
ロップ等のクロック信号を必要とする回路ブロックに分
配し、回路ブロックが多くなればこのクロックトライバ
回路を多段に構成することで対処している。
する場合、一般的なゲートアレイでは内部領域の論理セ
ルを用いてクロックトライバ回路を構威し、このクロッ
クトライバ回路を任意のセル位置に配置してフリップフ
ロップ等のクロック信号を必要とする回路ブロックに分
配し、回路ブロックが多くなればこのクロックトライバ
回路を多段に構成することで対処している。
上述した従来の半導体集積回路は、フリップフロップ等
のクロック信号を必要とする回路ブロックにクロック信
号を分配する場合の、クロックトライバ回路を介して分
配する構成となっているので、クロック信号の入力端子
から回路ブロックまでのクロック信号の遅延時間が自動
配線を行なった場合にはその配線長のばらつきにより大
きなりロックスキューが発生してしまうという欠点があ
る。
のクロック信号を必要とする回路ブロックにクロック信
号を分配する場合の、クロックトライバ回路を介して分
配する構成となっているので、クロック信号の入力端子
から回路ブロックまでのクロック信号の遅延時間が自動
配線を行なった場合にはその配線長のばらつきにより大
きなりロックスキューが発生してしまうという欠点があ
る。
その為に、更にクロック信号の配線に関して自動配線で
はなく人手配線を行ない、クロック信号の配線の等良化
、等遅延量化を行なっている場合もある。
はなく人手配線を行ない、クロック信号の配線の等良化
、等遅延量化を行なっている場合もある。
しかしながらこの手法であっても半導体チップの製造ば
らつきによって、出来上がりで見ると同一拡散工程によ
るゲートアレイ品種間はもちろんのこと、同−品種内で
もクロックスキューが発生するという欠点がある。
らつきによって、出来上がりで見ると同一拡散工程によ
るゲートアレイ品種間はもちろんのこと、同−品種内で
もクロックスキューが発生するという欠点がある。
特に、システムサイクルが大きく短縮されつつある近年
では、クロックスキューをいかに小さくするかが極めて
重要な課題となっている。
では、クロックスキューをいかに小さくするかが極めて
重要な課題となっている。
本発明の半導体集積回路は、クロック信号により動作す
る複数の回路ブロックと、ヒユーズと遅延素子とを備え
て前記クロック信号の入力端子と前記複数の回路ブロッ
クのうちの所定の回路ブロックとの間に接続され、前記
クロック信号の入力端子からこれら回路ブロックまでの
前記クロック信号の遅延時間を調整する遅延時間調整回
路とを有している。
る複数の回路ブロックと、ヒユーズと遅延素子とを備え
て前記クロック信号の入力端子と前記複数の回路ブロッ
クのうちの所定の回路ブロックとの間に接続され、前記
クロック信号の入力端子からこれら回路ブロックまでの
前記クロック信号の遅延時間を調整する遅延時間調整回
路とを有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、クロック信号ＣＫにより動作する複数の
フリップフロップ−？ ２ Ａ〜２Ｆと、これらフリッ
プフロップ２Ａ〜２Ｆへのクロック信号ＣＫをを増幅す
るクロックトライバ回路１＾〜１Ｄと、それぞれヒユー
ズと遅延素子とを備えてフリップフロップ２Ａ〜２Ｆと
クロック信号ＣＫの入力端子ＴＣＫとの間に接続され、
ヒユーズを切断することにより入力端子Ｔ。Ｋから各フ
リップフロップ２＾〜２Ｆまでのクロック信号ＣＫの遅
延時間の調整を行う遅延時間調整回路３Ａ〜３Ｃとを有
する構成となっている。
フリップフロップ−？ ２ Ａ〜２Ｆと、これらフリッ
プフロップ２Ａ〜２Ｆへのクロック信号ＣＫをを増幅す
るクロックトライバ回路１＾〜１Ｄと、それぞれヒユー
ズと遅延素子とを備えてフリップフロップ２Ａ〜２Ｆと
クロック信号ＣＫの入力端子ＴＣＫとの間に接続され、
ヒユーズを切断することにより入力端子Ｔ。Ｋから各フ
リップフロップ２＾〜２Ｆまでのクロック信号ＣＫの遅
延時間の調整を行う遅延時間調整回路３Ａ〜３Ｃとを有
する構成となっている。
第２図はこの実施例の平面図である。
この実施例の遅延時間調整回路３Ａ〜３Ｃは、ヒ＝−ズ
３１と、ａミ・２・コレクタ間を接続してベースとの間
の容量を遅延素子とするＮＰＮ）ランジスタ３２とを備
でおり、これら遅延時間調整回路３Ａ〜３ｃがクロック
信号ＣＫの入力端子Ｔ。Ｋとフリップフロップ２Ａ〜２
Ｆとの間の配線と接続されている。
３１と、ａミ・２・コレクタ間を接続してベースとの間
の容量を遅延素子とするＮＰＮ）ランジスタ３２とを備
でおり、これら遅延時間調整回路３Ａ〜３ｃがクロック
信号ＣＫの入力端子Ｔ。Ｋとフリップフロップ２Ａ〜２
Ｆとの間の配線と接続されている。
今、入力端子ＴＣＫからクロック信号ＣＫを入力してフ
リップフロップ２＾〜２ｃまでの遅延時間とフリップフ
ロップ２゜〜２Ｆまでの遅延時間とを測定し、例えばフ
リップフロップ２Ａ〜２ｃ側の方がトランジスタ３２を
切離し、配線の容量を低減して遅延時間を短縮すればよ
い。
リップフロップ２＾〜２ｃまでの遅延時間とフリップフ
ロップ２゜〜２Ｆまでの遅延時間とを測定し、例えばフ
リップフロップ２Ａ〜２ｃ側の方がトランジスタ３２を
切離し、配線の容量を低減して遅延時間を短縮すればよ
い。
なお、これら遅延時間調整回路３＾〜３ｃのＮＰＮ ト
ランジスタは、特別に形威しなくても未使用セル内のト
ランジスタを使用することも可能である。
ランジスタは、特別に形威しなくても未使用セル内のト
ランジスタを使用することも可能である。
第３図は本発明の第２の実施例の平面図である。
この実施例は、遅延時間調整回路３Ｅ〜３Ｇをヒユーズ
３１＾〜３１ｃと金属配線を使用した遅延素子３３とに
より形成したもので、これらは半導体チップ１０Ａ上の
空き領域に形成されている。
３１＾〜３１ｃと金属配線を使用した遅延素子３３とに
より形成したもので、これらは半導体チップ１０Ａ上の
空き領域に形成されている。
以上説明したように本発明は、クロック信号の配線経路
にヒユーズと遅延素子とを備えた遅延時間調整回路を設
けることにより、配線長のばらつきや配線容量のばらつ
き、半導体チップ製造時のばらつき等から発生するクロ
ックスキューを、半導体チップ製造後のクロック信号の
遅延時間を測定した結果に応じてヒユーズを切断処理す
ることで極力小さくすることができる効果がある。
にヒユーズと遅延素子とを備えた遅延時間調整回路を設
けることにより、配線長のばらつきや配線容量のばらつ
き、半導体チップ製造時のばらつき等から発生するクロ
ックスキューを、半導体チップ製造後のクロック信号の
遅延時間を測定した結果に応じてヒユーズを切断処理す
ることで極力小さくすることができる効果がある。
従って、この半導体集積回路を搭載したシステムにおい
て、これらの処理をすることによってシステムサイクル
を従来より一段と短縮することができ、システム性能の
向上をはかることができる効果がある。
て、これらの処理をすることによってシステムサイクル
を従来より一段と短縮することができ、システム性能の
向上をはかることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例のブ
ロック図及び平面図、第３図は本発明の第２の実施例の
平面図である。 ＩＡ〜１１）・・・・・・クロックトライバ回路、２Ａ
〜２Ｆ・・・・・・プリップフロップ、３Ａ〜３Ｇ・・
・・・・遅延時間調整回路、１０．１０Ａ−・・・・・
半導体チップ、３１゜３１Ａ〜３１ｃ・・・・・・ヒユ
ーズ、３２・・・・・・ＮＰＮ ）ラランジスタ、３３
・・・・・・遅延素子。
ロック図及び平面図、第３図は本発明の第２の実施例の
平面図である。 ＩＡ〜１１）・・・・・・クロックトライバ回路、２Ａ
〜２Ｆ・・・・・・プリップフロップ、３Ａ〜３Ｇ・・
・・・・遅延時間調整回路、１０．１０Ａ−・・・・・
半導体チップ、３１゜３１Ａ〜３１ｃ・・・・・・ヒユ
ーズ、３２・・・・・・ＮＰＮ ）ラランジスタ、３３
・・・・・・遅延素子。
Claims (1)
- クロック信号により動作する複数の回路ブロックと、ヒ
ューズと遅延素子とを備えて前記クロック信号の入力端
子と前記複数の回路ブロックのうちの所定の回路ブロッ
クとの間に接続され、前記クロック信号の入力端子から
これら回路ブロックまでの前記クロック信号の遅延時間
を調整する遅延時間調整回路とを有することを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212255A JPH0376144A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212255A JPH0376144A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376144A true JPH0376144A (ja) | 1991-04-02 |
Family
ID=16619545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212255A Pending JPH0376144A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6223328B1 (en) | 1996-12-03 | 2001-04-24 | Fujitsu, Limited | Wire processing method, wire processing equipment, and recording medium for wire processing program used in designing a large scale integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387744A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-08-18 JP JP1212255A patent/JPH0376144A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387744A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6223328B1 (en) | 1996-12-03 | 2001-04-24 | Fujitsu, Limited | Wire processing method, wire processing equipment, and recording medium for wire processing program used in designing a large scale integrated circuit |
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