JP2926863B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2926863B2 JP2926863B2 JP9586390A JP9586390A JP2926863B2 JP 2926863 B2 JP2926863 B2 JP 2926863B2 JP 9586390 A JP9586390 A JP 9586390A JP 9586390 A JP9586390 A JP 9586390A JP 2926863 B2 JP2926863 B2 JP 2926863B2
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- Japan
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- radial
- semiconductor device
- leads
- semiconductor element
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子の製造方法に関し、特に、ラジア
ル型半導体素子の製造方法に関する。
ル型半導体素子の製造方法に関する。
切断前のラジアル型半導体素子の形態を第５図（ａ）
に示す。ラジアル型半導体素子１は、隣接するリード２
の根本側がタイバー３により相互に連結され、その先端
側がアンダーバー４により相互に連結されている。
に示す。ラジアル型半導体素子１は、隣接するリード２
の根本側がタイバー３により相互に連結され、その先端
側がアンダーバー４により相互に連結されている。
従来の半導体素子の製造方法を第４図のフローチャー
トに示す。
トに示す。
まず、半導体素子１の隣接する各リード２を連結して
いるタイバー３をすべて切断し（ステップS10）、次に
アンダーバー４を切断することにより（ステップ
S11）、半導体素子１をそれぞれ個々に分離する。その
個々に分離した半導体素子１を第５図（ｂ）に示す。こ
のようにして分離された半導体素子１を選別機にかけ
て、半導体素子１の特性測定を行っていた（ステップS
12）。
いるタイバー３をすべて切断し（ステップS10）、次に
アンダーバー４を切断することにより（ステップ
S11）、半導体素子１をそれぞれ個々に分離する。その
個々に分離した半導体素子１を第５図（ｂ）に示す。こ
のようにして分離された半導体素子１を選別機にかけ
て、半導体素子１の特性測定を行っていた（ステップS
12）。
従来の半導体素子の製造方法では、選別装置にかける
前に切断装置において、すべてのタイバー3,アンダーバ
ー４を切断して半導体素子１を個々に分離していたた
め、選別装置にかける場合、パーツフィーダで方向性を
そろえ、一つ一つ供給する必要があった。また、フィー
ダ内で半導体素子１のリード２が曲がりやすく、半導体
素子１がフィーダ内で詰まり、選別装置の故障が発生し
やすく、選別装置の稼動率が悪いという問題があった。
前に切断装置において、すべてのタイバー3,アンダーバ
ー４を切断して半導体素子１を個々に分離していたた
め、選別装置にかける場合、パーツフィーダで方向性を
そろえ、一つ一つ供給する必要があった。また、フィー
ダ内で半導体素子１のリード２が曲がりやすく、半導体
素子１がフィーダ内で詰まり、選別装置の故障が発生し
やすく、選別装置の稼動率が悪いという問題があった。
本発明の目的は前記課題を解決した半導体素子の製造
方法を提供することにある。
方法を提供することにある。
前記目的を達成するため、本発明に係る半導体素子の
製造方法は、第１のバー切断工程と、特性測定工程と、
第２のバー切断工程とを有し、ラジアル型半導体素子を
製造する半導体素子の製造方法であって、 前記ラジアル型半導体素子は、各ラジアル型半導体素
子のリード間が第１のタイバーで連結され、隣接するラ
ジアル型半導体素子の相互間が第２のタイバーで連結さ
れて、リードフレーム上に相互に隣接して複数形成され
たものであり、 前記第１のバー切断工程は、隣接するラジアル型半導
体素子のリード相互間を連結する前記第２のタイバーの
みを残し、各ラジアル型半導体素子のリード間を連結す
る前記第１のタイバーを切断して、各ラジアル型半導体
素子のリード間を電気的に切り離す処理を行うものであ
り、 前記特性測定工程は、各ラジアル型半導体素子を単位
として、各ラジアル型半導体素子の電気的に切り離され
たリードに信号の入出力を行い、各ラジアル型半導体素
子の特性を測定する処理を行うものであり、 前記第２のバー切断工程は、前記特性測定の終了後
に、前記第２のタイバーを切断し、リードフレームから
ラジアル型半導体素子を個々に分離する処理を行うもの
である。
製造方法は、第１のバー切断工程と、特性測定工程と、
第２のバー切断工程とを有し、ラジアル型半導体素子を
製造する半導体素子の製造方法であって、 前記ラジアル型半導体素子は、各ラジアル型半導体素
子のリード間が第１のタイバーで連結され、隣接するラ
ジアル型半導体素子の相互間が第２のタイバーで連結さ
れて、リードフレーム上に相互に隣接して複数形成され
たものであり、 前記第１のバー切断工程は、隣接するラジアル型半導
体素子のリード相互間を連結する前記第２のタイバーの
みを残し、各ラジアル型半導体素子のリード間を連結す
る前記第１のタイバーを切断して、各ラジアル型半導体
素子のリード間を電気的に切り離す処理を行うものであ
り、 前記特性測定工程は、各ラジアル型半導体素子を単位
として、各ラジアル型半導体素子の電気的に切り離され
たリードに信号の入出力を行い、各ラジアル型半導体素
子の特性を測定する処理を行うものであり、 前記第２のバー切断工程は、前記特性測定の終了後
に、前記第２のタイバーを切断し、リードフレームから
ラジアル型半導体素子を個々に分離する処理を行うもの
である。
以下、本発明の実施例を図により説明する。
（実施例１） 第１図は本発明に係る半導体素子の製造方法のフロー
チャート、第２図（ａ），（ｂ）は本発明の実施例１に
おける半導体素子の形態変化を示す図である。
チャート、第２図（ａ），（ｂ）は本発明の実施例１に
おける半導体素子の形態変化を示す図である。
図において、本発明は、第１のバー切断工程S1,S
2と、特性測定工程S3と、第２のバー工程S4とを有し、
リードフレーム上に相互に隣接して形成された複数のラ
ジアル型半導体素子1,1…を個別に分離するものであ
る。
2と、特性測定工程S3と、第２のバー工程S4とを有し、
リードフレーム上に相互に隣接して形成された複数のラ
ジアル型半導体素子1,1…を個別に分離するものであ
る。
第２図（ａ）に示すように、例えば小信号のトランジ
スタ,FET,サイリスタ等のラジアル型半導体素子1,1…
は、リードフレームＦ上に相互に隣接して複数形成され
ており、各ラジアル型半導体素子１は信号入力端子とし
ての複数のリード（実施例では３本のリードを示す）2,
2…が平行に導出されており、複数のリード2,2…の根本
側がタイバー3a,3bにより相互に連結され、その先端側
がアンダーバー４により相互に連結され、隣接するラジ
アル型半導体素子1,1…は個別に分離された状態で使用
に供せられる。
スタ,FET,サイリスタ等のラジアル型半導体素子1,1…
は、リードフレームＦ上に相互に隣接して複数形成され
ており、各ラジアル型半導体素子１は信号入力端子とし
ての複数のリード（実施例では３本のリードを示す）2,
2…が平行に導出されており、複数のリード2,2…の根本
側がタイバー3a,3bにより相互に連結され、その先端側
がアンダーバー４により相互に連結され、隣接するラジ
アル型半導体素子1,1…は個別に分離された状態で使用
に供せられる。
本発明では、まず、リードフレームＦ上に形成された
複数の半導体素子1,1…を第２図（ａ）の形態で第１の
バー切断工程S1,S2に搬送する。第１のバー切断工程S1
は第２図（ｂ）に示すように、隣接するラジアル型半導
体素子1,1…のリード2,2相互間を連結するタイバー3aを
残して、各半導体素子１のリード2,2,2相互間を連結す
るタイバー3bを切断する。次いで、第１のバー切断工程
S2は、隣接するラジアル型半導体素子1,1…のリード2,2
相互間及び各半導体素子１のリード2,2,2相互間を連結
するアンダーバー４を切断して、各半導体素子１のリー
ド2,2,2相互間を個別に分離する。
複数の半導体素子1,1…を第２図（ａ）の形態で第１の
バー切断工程S1,S2に搬送する。第１のバー切断工程S1
は第２図（ｂ）に示すように、隣接するラジアル型半導
体素子1,1…のリード2,2相互間を連結するタイバー3aを
残して、各半導体素子１のリード2,2,2相互間を連結す
るタイバー3bを切断する。次いで、第１のバー切断工程
S2は、隣接するラジアル型半導体素子1,1…のリード2,2
相互間及び各半導体素子１のリード2,2,2相互間を連結
するアンダーバー４を切断して、各半導体素子１のリー
ド2,2,2相互間を個別に分離する。
尚、アンダーバーを切断する場合、必要があれば、タ
イバー3a,3bと同様に、第２図（ｂ）に示すように隣接
するラジアル型半導体素子1,1…のリード2,2相互間を連
結するアンバーバー4aを残して、各半導体素子１のリー
ド2,2,2相互間を連結するアンダーバー4bを切断しても
よい。また、タイバー3a,3b,アンダーバー４（4a,4b）
によりリード2,2間を連結するタイプの半導体素子につ
いて説明したが、１種類のバーによりリード2,2間を連
結するタイプの半導体素子についても同様に適用でき
る。
イバー3a,3bと同様に、第２図（ｂ）に示すように隣接
するラジアル型半導体素子1,1…のリード2,2相互間を連
結するアンバーバー4aを残して、各半導体素子１のリー
ド2,2,2相互間を連結するアンダーバー4bを切断しても
よい。また、タイバー3a,3b,アンダーバー４（4a,4b）
によりリード2,2間を連結するタイプの半導体素子につ
いて説明したが、１種類のバーによりリード2,2間を連
結するタイプの半導体素子についても同様に適用でき
る。
次に特性測定工程S3,第２のバー切断工程S4を行う。
この場合、本発明では、リードフレームＦ上に相互に隣
接して形成された複数のラジアル型半導体素子1,1…
は、第１のバー切断工程S1,S2を経た後に、第２図
（ｂ）に示すようにその隣接するラジアル型半導体素子
1,1…のリード2,2相互間がタイバー3aにより連結され、
各ラジアル型半導体素子１のリード2,2,2相互間が個別
に分離されたリードフレーム状の連結形態で、特性測定
工程S3,第２のバー切断工程S4に搬送する。
この場合、本発明では、リードフレームＦ上に相互に隣
接して形成された複数のラジアル型半導体素子1,1…
は、第１のバー切断工程S1,S2を経た後に、第２図
（ｂ）に示すようにその隣接するラジアル型半導体素子
1,1…のリード2,2相互間がタイバー3aにより連結され、
各ラジアル型半導体素子１のリード2,2,2相互間が個別
に分離されたリードフレーム状の連結形態で、特性測定
工程S3,第２のバー切断工程S4に搬送する。
特性測定工程S3は、第２図（ｂ）に示すリードフレー
ム状の連結形態で搬入されたラジアル型半導体素子１の
個別に分離されたリード２に信号の入出力を行い、各ラ
ジアル型半導体素子１を独立させて個別に特性測定を行
う。このとき、隣接する半導体素子1,1間はタイバー3a
にて連結されているが、各ラジアル型半導体素子１を見
ると、３本のリード2,2,2がすべて個別に分離されてお
り、個別に特性測定を通常通り行うことが可能となる。
ム状の連結形態で搬入されたラジアル型半導体素子１の
個別に分離されたリード２に信号の入出力を行い、各ラ
ジアル型半導体素子１を独立させて個別に特性測定を行
う。このとき、隣接する半導体素子1,1間はタイバー3a
にて連結されているが、各ラジアル型半導体素子１を見
ると、３本のリード2,2,2がすべて個別に分離されてお
り、個別に特性測定を通常通り行うことが可能となる。
第２のバー切断工程S4は、特性測定後に、第２図
（ｂ）に示すリードフレーム状の連結形態で搬入された
隣接するラジアル型半導体素子のリード2,2間を連結す
るタイバー3a（アンダーバー4aが存在すれば、アンダー
バー4aを含む）を切断し、隣接するラジアル型半導体素
子1,1…を個別に分離する。
（ｂ）に示すリードフレーム状の連結形態で搬入された
隣接するラジアル型半導体素子のリード2,2間を連結す
るタイバー3a（アンダーバー4aが存在すれば、アンダー
バー4aを含む）を切断し、隣接するラジアル型半導体素
子1,1…を個別に分離する。
本発明によれば、第１のバー切断工程S1,S2を経た
後、ラジアル型半導体素子１は第２図（ｂ）に示すリー
ドフレーム状連結形態で、特性測定工程S3、第２のバー
切断工程S4に搬送されるため、パーツフィーダ等は使用
する必要がなく、リードフレームに開口した送り孔を利
用して爪により送りを与えることが可能となる。
後、ラジアル型半導体素子１は第２図（ｂ）に示すリー
ドフレーム状連結形態で、特性測定工程S3、第２のバー
切断工程S4に搬送されるため、パーツフィーダ等は使用
する必要がなく、リードフレームに開口した送り孔を利
用して爪により送りを与えることが可能となる。
（実施例２） 第３図（ａ），（ｂ）は本発明の実施例２における半
導体素子の形態変化を示す図である。本実施例は３ピン
以上の多ピン型のリードをもつ例えば小信号のトランジ
スタ,FET,サイリスタ等をアレイ状に配置した半導体素
子について適用したものである。
導体素子の形態変化を示す図である。本実施例は３ピン
以上の多ピン型のリードをもつ例えば小信号のトランジ
スタ,FET,サイリスタ等をアレイ状に配置した半導体素
子について適用したものである。
本実施例はまず第３図（ａ）に示すように、リードフ
レームＦ上に形成された複数の半導体素子1,1…におい
て、隣り合う半導体素子1,1間を連結するタイバー3aの
みを残し、他のタイバー3bをすべて切断し、次に第３図
（ｂ）に示すようにアンダーバー４を切断し、リードフ
レーム状の連結形態で個々の半導体素子１に分離するこ
となく、特性測定を行うことができる。
レームＦ上に形成された複数の半導体素子1,1…におい
て、隣り合う半導体素子1,1間を連結するタイバー3aの
みを残し、他のタイバー3bをすべて切断し、次に第３図
（ｂ）に示すようにアンダーバー４を切断し、リードフ
レーム状の連結形態で個々の半導体素子１に分離するこ
となく、特性測定を行うことができる。
以上説明したように本発明は、リードフレーム上に形
成された複数の半導体素子において、隣り合う半導体素
子間を連結するバーのみを残し、他のバーを切断したリ
ードフレーム状連結形態で個々の半導体素子に分離する
ことなく特性測定が可能となり、選別装置における素子
詰り，リード曲がりが皆無となるという効果がある。
成された複数の半導体素子において、隣り合う半導体素
子間を連結するバーのみを残し、他のバーを切断したリ
ードフレーム状連結形態で個々の半導体素子に分離する
ことなく特性測定が可能となり、選別装置における素子
詰り，リード曲がりが皆無となるという効果がある。
第１図は本発明の半導体素子の製造方法を示すフローチ
ャート、第２図（ａ），（ｂ）は本発明の実施例１にお
ける半導体素子の形態変化を示す図、第３図（ａ），
（ｂ）は本発明の実施例２における半導体素子の形態変
化を示す図、第４図は従来の半導体素子の製造方法を示
すフローチャート、第５図（ａ），（ｂ）は従来の半導
体素子の製造方法における半導体素子の形態変化を示す
図である。 １……半導体素子、S1,S2……第１のバー切断工程 ２……リード、S3……特性測定工程 3a,3b……タイバー、S4……第２のバー切断工程 ４……アンダーバー
ャート、第２図（ａ），（ｂ）は本発明の実施例１にお
ける半導体素子の形態変化を示す図、第３図（ａ），
（ｂ）は本発明の実施例２における半導体素子の形態変
化を示す図、第４図は従来の半導体素子の製造方法を示
すフローチャート、第５図（ａ），（ｂ）は従来の半導
体素子の製造方法における半導体素子の形態変化を示す
図である。 １……半導体素子、S1,S2……第１のバー切断工程 ２……リード、S3……特性測定工程 3a,3b……タイバー、S4……第２のバー切断工程 ４……アンダーバー
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−129638（ＪＰ，Ａ) 特開 平２−246351（ＪＰ，Ａ) 特開 昭59−110200（ＪＰ，Ａ) 実開 平１−150565（ＪＰ，Ｕ) 実開 昭56−78600（ＪＰ，Ｕ) 実開 昭63−73928（ＪＰ，Ｕ) 実公 平２−32613（ＪＰ，Ｙ２) 実公 平４−11984（ＪＰ，Ｙ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 H01L 23/50
Claims (1)
- 【請求項１】第１のバー切断工程と、特性測定工程と、
第２のバー切断工程とを有し、ラジアル型半導体素子を
製造する半導体素子の製造方法であって、 前記ラジアル型半導体素子は、各ラジアル型半導体素子
のリード間が第１のタイバーで連結され、隣接するラジ
アル型半導体素子の相互間が第２のタイバーで連結され
て、リードフレーム上に相互に隣接して複数形成された
ものであり、 前記第１のバー切断工程は、隣接するラジアル型半導体
素子のリード相互間を連結する前記第２のタイバーのみ
を残し、各ラジアル型半導体素子のリード間を連結する
前記第１のタイバーを切断して、各ラジアル型半導体素
子のリード間を電気的に切り離す処理を行うものであ
り、 前記特性測定工程は、各ラジアル型半導体素子を単位と
して、各ラジアル型半導体素子の電気的に切り離された
リードに信号の入出力を行い、各ラジアル型半導体素子
の特性を測定する処理を行うものであり、 前記第２のバー切断工程は、前記特性測定の終了後に、
前記第２のタイバーを切断し、リードフレームからラジ
アル型半導体素子を個々に分離する処理を行うものであ
ることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9586390A JP2926863B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9586390A JP2926863B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293744A JPH03293744A (ja) | 1991-12-25 |
| JP2926863B2 true JP2926863B2 (ja) | 1999-07-28 |
Family
ID=14149201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9586390A Expired - Lifetime JP2926863B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926863B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065759A (ja) * | 1992-06-23 | 1994-01-14 | Sharp Corp | 半導体デバイスの製造方法 |
-
1990
- 1990-04-11 JP JP9586390A patent/JP2926863B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03293744A (ja) | 1991-12-25 |
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