JPH0555381A - 半導体集積回路設計方法および装置 - Google Patents
半導体集積回路設計方法および装置Info
- Publication number
- JPH0555381A JPH0555381A JP21566391A JP21566391A JPH0555381A JP H0555381 A JPH0555381 A JP H0555381A JP 21566391 A JP21566391 A JP 21566391A JP 21566391 A JP21566391 A JP 21566391A JP H0555381 A JPH0555381 A JP H0555381A
- Authority
- JP
- Japan
- Prior art keywords
- line
- power supply
- standard cells
- circuit
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、スタンダードセル方式を採用した場
合の半導体回路設計方法及び装置に関し、チップ面積が
無駄に広がってしまうことを防止すると共に、多数の標
準セルが並べられた場合にも対処できるように電源線、
接地線を工夫する。 【構成】電源線、接地線のない各種標準セルが登録され
たライブラリを用いて先ず回路設計し、その後セル列の
長さ、回路の動作速度に合せて電源線、接地線の線幅を
定める。
合の半導体回路設計方法及び装置に関し、チップ面積が
無駄に広がってしまうことを防止すると共に、多数の標
準セルが並べられた場合にも対処できるように電源線、
接地線を工夫する。 【構成】電源線、接地線のない各種標準セルが登録され
たライブラリを用いて先ず回路設計し、その後セル列の
長さ、回路の動作速度に合せて電源線、接地線の線幅を
定める。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の設計
方法および装置に関し、特にその設計手法としてスタン
ダードセル方式を採用した場合の設計方法、および該方
法を実施する装置に関する。
方法および装置に関し、特にその設計手法としてスタン
ダードセル方式を採用した場合の設計方法、および該方
法を実施する装置に関する。
【０００２】
【従来の技術】従来、ＬＳＩチップを効率的に構成する
ための設計手法の１つとして、基本論理回路を組合せて
作った少し複雑な論理回路を最適設計してコンピュータ
のライブラリに標準セルとして登録しておき、ＬＳＩを
設計する際にライブラリにある各種の標準セルを組合せ
て所定の機能を有する回路を実現するスタンダードセル
方式が採用されている。このスタンダードセル方式にお
いては、通常、各列間に配線のためのスペースを設けな
がら各種の標準セルが所定の方向に何列にも亘って配置
される。
ための設計手法の１つとして、基本論理回路を組合せて
作った少し複雑な論理回路を最適設計してコンピュータ
のライブラリに標準セルとして登録しておき、ＬＳＩを
設計する際にライブラリにある各種の標準セルを組合せ
て所定の機能を有する回路を実現するスタンダードセル
方式が採用されている。このスタンダードセル方式にお
いては、通常、各列間に配線のためのスペースを設けな
がら各種の標準セルが所定の方向に何列にも亘って配置
される。
【０００３】図２は、従来の標準セルの一例を示した模
式図である。図２に示す標準セル１０には、所定の機能
を有するようにトランジスタ、抵抗等が形成されるとと
もに、その回路構成、機能に係らず、各種の標準用セル
１０の互いに同一の位置に電源線１２、接地線１４が形
成されている。図３は多数の標準セルを基板上に配列し
た状態を表わした図である。
式図である。図２に示す標準セル１０には、所定の機能
を有するようにトランジスタ、抵抗等が形成されるとと
もに、その回路構成、機能に係らず、各種の標準用セル
１０の互いに同一の位置に電源線１２、接地線１４が形
成されている。図３は多数の標準セルを基板上に配列し
た状態を表わした図である。
【０００４】各標準セル１０は互いに同一の位置に電源
線１２、接地線１４が形成されているため、各標準セル
１０を、基板１６上に互いにこの図の横方向に配列する
と、これら各標準セル１０の電源線１２、接地線１４は
そのまま互いに接続され、各セル列を構成する多数の標
準セル１０に共通の電源線、接地線がこの図の横方向に
直線的に延びるように形成されることとなる。
線１２、接地線１４が形成されているため、各標準セル
１０を、基板１６上に互いにこの図の横方向に配列する
と、これら各標準セル１０の電源線１２、接地線１４は
そのまま互いに接続され、各セル列を構成する多数の標
準セル１０に共通の電源線、接地線がこの図の横方向に
直線的に延びるように形成されることとなる。
【０００５】
【発明が解決しようとする課題】ここで、各横一列にい
くつの標準セル１０が配置されるかは、カスタマイズ
（具体的な回路設計）するまでは不明であり、またそれ
までは必要とされる回路動作速度も不明である。したが
って上記電源線１２、接地線１４の線幅をどのようにし
て定めるかが問題となる。
くつの標準セル１０が配置されるかは、カスタマイズ
（具体的な回路設計）するまでは不明であり、またそれ
までは必要とされる回路動作速度も不明である。したが
って上記電源線１２、接地線１４の線幅をどのようにし
て定めるかが問題となる。
【０００６】例えば図３に示す列１８のように一列内に
非常に多数の標準セル１０が並んだ場合であっても標準
セル１０を十分な速度で駆動できるように広幅の電源
線、接地線が組み込まれた標準セル１０をライブラリに
登録しておくことが考えられる。ところがカスタマイズ
の際に、図３に示す列２０のように一列に少数の標準セ
ル１０しか配列されない場合もあり、また動作速度が遅
くてもよい場合もあり、これらの場合には電源線１２、
接地線１４は必要以上に幅広となり、無駄にチップ面積
が広がってしまう結果となる。
非常に多数の標準セル１０が並んだ場合であっても標準
セル１０を十分な速度で駆動できるように広幅の電源
線、接地線が組み込まれた標準セル１０をライブラリに
登録しておくことが考えられる。ところがカスタマイズ
の際に、図３に示す列２０のように一列に少数の標準セ
ル１０しか配列されない場合もあり、また動作速度が遅
くてもよい場合もあり、これらの場合には電源線１２、
接地線１４は必要以上に幅広となり、無駄にチップ面積
が広がってしまう結果となる。
【０００７】一方、ライブラリに登録された各標準セル
１０には、この標準セル１０がある程度の数だけ配列さ
れ、かつある程度の動作速度でよい場合には十分な動作
が保証されるが、それを越えて多数の標準セル１０が配
列され、あるいはさらに高速動作が要求される場合は線
の太さが足りない程度の電源線２４、接地線２６を組み
込むことが考えられる。
１０には、この標準セル１０がある程度の数だけ配列さ
れ、かつある程度の動作速度でよい場合には十分な動作
が保証されるが、それを越えて多数の標準セル１０が配
列され、あるいはさらに高速動作が要求される場合は線
の太さが足りない程度の電源線２４、接地線２６を組み
込むことが考えられる。
【０００８】この場合、通常は、この線幅を狭く形成し
たことによりチップ面積が狭められることとなるが、こ
の狭く形成された電源線２４、接地線２６では動作が保
証されない程度に標準セル１０が配列されあるいは高速
動作が要求される場合に問題が生じる。図４は、この問
題の解決方法の一例を示した模式図である。
たことによりチップ面積が狭められることとなるが、こ
の狭く形成された電源線２４、接地線２６では動作が保
証されない程度に標準セル１０が配列されあるいは高速
動作が要求される場合に問題が生じる。図４は、この問
題の解決方法の一例を示した模式図である。
【０００９】半導体チップ２２上に配列された多数の標
準セルからなる、図の横に延びる各列がその途中で列２
４と列２６とに分断され、複数の列に跨る、図の縦方向
に延びる電源線２８が列２４と列２６とに分けて形成さ
れている（接地線は明示されていないが同様である）。
各列に多数の標準セルが配列される場合、このようにセ
ル列を分割して１つのセル列の長さを短くすることによ
り、列２４，２６内に延びる電源線、接地線の線幅の狭
さが保償されるが、この場合図４の縦に延びる各列間を
つなぐ電源線２８を複数本配線する必要を生じ、これに
よりやはり半導体チップ２２の寸法が大きくなってしま
うという問題がある。
準セルからなる、図の横に延びる各列がその途中で列２
４と列２６とに分断され、複数の列に跨る、図の縦方向
に延びる電源線２８が列２４と列２６とに分けて形成さ
れている（接地線は明示されていないが同様である）。
各列に多数の標準セルが配列される場合、このようにセ
ル列を分割して１つのセル列の長さを短くすることによ
り、列２４，２６内に延びる電源線、接地線の線幅の狭
さが保償されるが、この場合図４の縦に延びる各列間を
つなぐ電源線２８を複数本配線する必要を生じ、これに
よりやはり半導体チップ２２の寸法が大きくなってしま
うという問題がある。
【００１０】本発明は、上記事情に鑑み、チップ面積が
無駄に広がってしまうことを防止すると共に、多数の標
準セルが並べられた場合にも対処できるように電源線、
接地線を工夫する半導体集積回路設計方法、および該設
計方法を実施する装置を提供することを目的とする。
無駄に広がってしまうことを防止すると共に、多数の標
準セルが並べられた場合にも対処できるように電源線、
接地線を工夫する半導体集積回路設計方法、および該設
計方法を実施する装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路設計方法は、複数の標準セル
を所定の回路機能を有するように互いに所定の方向に並
べることによりセル列を構成し、該セル列の長さおよび
該セル列により構成される回路の所望とする動作速度に
基づいて、該セル列を構成する複数の標準セルに共通す
る、上記所定の方向に延びる電源線及び／又は接地線の
線幅を求め、その線幅に基づいて前記所定の方向に電源
線及び／又は接地線を配線することを特徴とするもので
ある。
の本発明の半導体集積回路設計方法は、複数の標準セル
を所定の回路機能を有するように互いに所定の方向に並
べることによりセル列を構成し、該セル列の長さおよび
該セル列により構成される回路の所望とする動作速度に
基づいて、該セル列を構成する複数の標準セルに共通す
る、上記所定の方向に延びる電源線及び／又は接地線の
線幅を求め、その線幅に基づいて前記所定の方向に電源
線及び／又は接地線を配線することを特徴とするもので
ある。
【００１２】また上記方法の実施に用いる本発明の半導
体集積回路設計装置は、複数の標準セルを所定の回路機
能を有するように互いに所定の方向に並べることにより
セル列を構成する回路配置手段と、この回路配置手段に
より構成されたセル列の長さおよび該セル列により構成
される回路の所望とする動作速度に基づいて、該セル列
を構成する複数の標準セルに共通する、上記所定の方向
に延びる電源線及び／又は接地線の線幅を求める線幅演
算手段とを備えたことを特徴とするものである。
体集積回路設計装置は、複数の標準セルを所定の回路機
能を有するように互いに所定の方向に並べることにより
セル列を構成する回路配置手段と、この回路配置手段に
より構成されたセル列の長さおよび該セル列により構成
される回路の所望とする動作速度に基づいて、該セル列
を構成する複数の標準セルに共通する、上記所定の方向
に延びる電源線及び／又は接地線の線幅を求める線幅演
算手段とを備えたことを特徴とするものである。
【００１３】
【作用】上記本発明の半導体集積回路設計方法及び装置
は、例えば電源線、接地線のない標準セルをライブラリ
として登録しておき、この登録された標準セルを組合わ
せて所定の回路機能を有するように具体的に回路を設計
した後に、この回路設計により構成された、標準セルが
所定の方向に並んだセル列の長さおよび該セル列の動作
速度に基づいて、セル列を構成する複数の標準セルに共
通する、該標準セルの配列方向に延びる電源線及び／又
は接地線の線幅を求めるものであるため、電源線及び／
又は接地線の線幅が必要以上に太くなることが防止され
るとともに、長いセル列が構成され、あるいは高速の動
作速度が要求される場合であっても、図４に示すように
多数のセル列間をつなぐ電源線２８等を複数本設ける必
要はなく、したがっていずれの場合もチップ面積の減少
化が図られることとなる。
は、例えば電源線、接地線のない標準セルをライブラリ
として登録しておき、この登録された標準セルを組合わ
せて所定の回路機能を有するように具体的に回路を設計
した後に、この回路設計により構成された、標準セルが
所定の方向に並んだセル列の長さおよび該セル列の動作
速度に基づいて、セル列を構成する複数の標準セルに共
通する、該標準セルの配列方向に延びる電源線及び／又
は接地線の線幅を求めるものであるため、電源線及び／
又は接地線の線幅が必要以上に太くなることが防止され
るとともに、長いセル列が構成され、あるいは高速の動
作速度が要求される場合であっても、図４に示すように
多数のセル列間をつなぐ電源線２８等を複数本設ける必
要はなく、したがっていずれの場合もチップ面積の減少
化が図られることとなる。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係る１つの標準セルを略示し
た図である。ライブラリに登録された状態の標準セル３
０には、電源線３２、接地線３４は備えられておらず、
この状態で多数種類の標準セル３０が所定の回路機能を
有するように互いに横方向に配列される。尚、ここで
は、半導体ウエハ上に実際に配列される必要はなく、回
路設計上で配列されればよいことは言うまでもない。
１は、本発明の一実施例に係る１つの標準セルを略示し
た図である。ライブラリに登録された状態の標準セル３
０には、電源線３２、接地線３４は備えられておらず、
この状態で多数種類の標準セル３０が所定の回路機能を
有するように互いに横方向に配列される。尚、ここで
は、半導体ウエハ上に実際に配列される必要はなく、回
路設計上で配列されればよいことは言うまでもない。
【００１５】このようにして各種の標準セル３０の配列
が定められると、多数の標準セル３０が配列されること
により構成された各セル列の長さ、および所望とする回
路動作速度が考慮されて、各セル列を構成する標準セル
３０の全てに十分な電力を供給するために必要かつ十分
な、電源線、接地線の線幅ｄが求められ、ライブラリに
登録された状態の標準セル３０と結合される。このよう
に適応的に電源線３２、接地線３４の線幅ｄが定められ
るため、電源線３２、接地線３４の線幅ｄが必要以上に
幅広となることが防止され、また、長いセル列を備え高
速の動作速度が要求される場合であってもセル列を分割
する必要がなく、したがっていずれの場合もチップ面積
の減少化に役立つこととなる。
が定められると、多数の標準セル３０が配列されること
により構成された各セル列の長さ、および所望とする回
路動作速度が考慮されて、各セル列を構成する標準セル
３０の全てに十分な電力を供給するために必要かつ十分
な、電源線、接地線の線幅ｄが求められ、ライブラリに
登録された状態の標準セル３０と結合される。このよう
に適応的に電源線３２、接地線３４の線幅ｄが定められ
るため、電源線３２、接地線３４の線幅ｄが必要以上に
幅広となることが防止され、また、長いセル列を備え高
速の動作速度が要求される場合であってもセル列を分割
する必要がなく、したがっていずれの場合もチップ面積
の減少化に役立つこととなる。
【００１６】尚、上記電源線３２、接地線３４の線幅ｄ
は、各セル列毎に定めてもよいが、極端に長いセル列と
極端に短いセル列とが混在するような設計はできるだけ
避けるのが通常であり、また１つのチップ内に動作速度
の極端に早い部分と極端に遅い部分とを混在させること
もまれであるため、チップ全体に亘って１種類だけ電源
線３２、接地線３４の線幅ｄを定めてもよい。
は、各セル列毎に定めてもよいが、極端に長いセル列と
極端に短いセル列とが混在するような設計はできるだけ
避けるのが通常であり、また１つのチップ内に動作速度
の極端に早い部分と極端に遅い部分とを混在させること
もまれであるため、チップ全体に亘って１種類だけ電源
線３２、接地線３４の線幅ｄを定めてもよい。
【００１７】また、電源線３２の線幅と接地線３４の線
幅は、互いに同一である必要はなく、必要に応じ互いに
異なっていてもよい。さらに上記実施例は、電源線３
２、接地線３４の双方に本発明を適用した例であるが、
例えば接地線についてはライブラリに登録される基本セ
ルに組み込んでおき、電源線についてのみ上記のように
適応的にその線幅を求める等、本発明は、電源線、接地
線の一方についてのみ適用することもできる。
幅は、互いに同一である必要はなく、必要に応じ互いに
異なっていてもよい。さらに上記実施例は、電源線３
２、接地線３４の双方に本発明を適用した例であるが、
例えば接地線についてはライブラリに登録される基本セ
ルに組み込んでおき、電源線についてのみ上記のように
適応的にその線幅を求める等、本発明は、電源線、接地
線の一方についてのみ適用することもできる。
【００１８】
【発明の効果】以上説明したように、本発明の半導体集
積回路設計方法及び装置は、複数の標準セルを所定の回
路機能を有するように互いに所定の方向に並べることに
より先ずセル列を構成し、その後、そのセル列の長さや
所望とする動作速度に基づいて電源線及び／又は接地線
の線幅を求めるようにしたため、チップ面積が無駄に広
がってしまうことが防止され、かつ多数の標準セルが配
列された場合にも対処される。
積回路設計方法及び装置は、複数の標準セルを所定の回
路機能を有するように互いに所定の方向に並べることに
より先ずセル列を構成し、その後、そのセル列の長さや
所望とする動作速度に基づいて電源線及び／又は接地線
の線幅を求めるようにしたため、チップ面積が無駄に広
がってしまうことが防止され、かつ多数の標準セルが配
列された場合にも対処される。
【図１】本発明の一実施例に係る１つの標準セルを略示
した図である。
した図である。
【図２】従来の標準セルの一例を示した模式図である。
【図３】多数の標準セルを基板上に配列した状態を表わ
した図である。
した図である。
【図４】半導体チップの一例の模式図である。
１０，３０ 標準セル １２，３２ 電
源線 １４，３４ 接地線
源線 １４，３４ 接地線
Claims (2)
- 【請求項１】 複数の標準セルを所定の回路機能を有す
るように互いに所定の方向に並べることによりセル列を
構成し、 該セル列の長さおよび該セル列により構成される回路の
所望とする動作速度に基づいて、該セル列を構成する前
記複数の標準セルに共通する、前記所定の方向に延びる
電源線及び／又は接地線の線幅を求め、その線幅に基づ
いて前記所定の方向に電源線及び／又は接地線を配線す
ることを特徴とする半導体集積回路設計方法。 - 【請求項２】 複数の標準セルを所定の回路機能を有す
るように互いに所定の方向に並べることによりセル列を
構成する回路配置手段と、 前記回路配置手段により構成されたセル列の長さおよび
該セル列により構成される回路の所望とする動作速度に
基づいて、該セル列を構成する前記複数の標準セルに共
通する、前記所定の方向に延びる電源線及び／又は接地
線の線幅を求める線幅演算手段とを備えたことを特徴と
する半導体集積回路設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21566391A JPH0555381A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路設計方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21566391A JPH0555381A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路設計方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555381A true JPH0555381A (ja) | 1993-03-05 |
Family
ID=16676117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21566391A Withdrawn JPH0555381A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路設計方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555381A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19639431A1 (de) * | 1996-09-25 | 1998-04-02 | Siemens Ag | Verfahren zur Herstellung von integrierten Schaltungen mit Standardzellen |
| EP1065721A2 (en) * | 1999-06-28 | 2001-01-03 | Nec Corporation | Standard cells and method for placing and routing thereof |
| WO2006103897A1 (ja) * | 2005-03-09 | 2006-10-05 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
-
1991
- 1991-08-28 JP JP21566391A patent/JPH0555381A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19639431A1 (de) * | 1996-09-25 | 1998-04-02 | Siemens Ag | Verfahren zur Herstellung von integrierten Schaltungen mit Standardzellen |
| DE19639431C2 (de) * | 1996-09-25 | 2002-06-06 | Infineon Technologies Ag | Verfahren zur Herstellung von integrierten Schaltungen mit Standardzellen, bei dem die Kanallänge von Transistoren nachträglich festgelegt wird |
| EP1065721A2 (en) * | 1999-06-28 | 2001-01-03 | Nec Corporation | Standard cells and method for placing and routing thereof |
| EP1065721A3 (en) * | 1999-06-28 | 2003-10-15 | NEC Electronics Corporation | Standard cells and method for placing and routing thereof |
| US6785877B1 (en) | 1999-06-28 | 2004-08-31 | Nec Electronics Corporation | Standard cell, standard cell array, and system and method for placing and routing standard cells |
| WO2006103897A1 (ja) * | 2005-03-09 | 2006-10-05 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
| JP4357409B2 (ja) | 半導体集積回路装置及びその設計方法 | |
| JP2509755B2 (ja) | 半導体集積回路製造方法 | |
| JP5216287B2 (ja) | 半導体装置 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| US6477696B2 (en) | Routing definition to optimize layout design of standard cells | |
| JPH0555381A (ja) | 半導体集積回路設計方法および装置 | |
| JP2002289817A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| JPH1041393A (ja) | 半導体スタンダードセル及びその配置配線方法 | |
| JP2007096216A (ja) | 半導体集積回路装置 | |
| JP2002170930A (ja) | 半導体装置、その製造方法および記憶媒体 | |
| JPS6231501B2 (ja) | ||
| JP2006324471A (ja) | 半導体集積回路装置 | |
| JPH06188397A (ja) | 半導体集積回路 | |
| JPH11204766A (ja) | 半導体集積回路およびその設計方法 | |
| JP2004055873A (ja) | 半導体集積回路装置およびその設計方法 | |
| JPH05335484A (ja) | 半導体集積回路の電源配線方法 | |
| JP2508214B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JP2002164431A (ja) | フィールドプログラマブルゲートアレイ装置 | |
| JPH09237840A (ja) | Ｌｓｉ装置及びその設計方法 | |
| JPH02144936A (ja) | 半導体集積回路装置 | |
| JPH09199601A (ja) | 半導体集積回路装置 | |
| JPH0575019A (ja) | 半導体集積回路及びその設計方法 | |
| JPH07193202A (ja) | ゲートアレー |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |