DE19639431C2 - Verfahren zur Herstellung von integrierten Schaltungen mit Standardzellen, bei dem die Kanallänge von Transistoren nachträglich festgelegt wird - Google Patents

Description

Beim Standardzellenentwurf wird üblicherweise mittels einer Zellbibliothek eine endliche Anzahl von Zellen mit festen Transistordimensionierungen für die Synthese bzw. für das De­ sign zur Verfügung gestellt. Diese diskreten Transistordimen­ sionierungen ermöglichen normalerweise nicht, daß die Schalt­ geschwindigkeit der entworfenen Schaltung genau der durch das System geforderten Schaltgeschwindigkeit entspricht. Falls die Gatter in einem kritischen Pfad, die geforderte Schaltge­ schwindigkeit nicht erreichen, müssen diese Gatter durch Gat­ ter mit einer größeren Treiberstärke ersetzt werden. Durch die wenigen diskreten Transistorabstufungen, die in einer üb­ lichen Standardzellenbibliothek für einen Gattertyp zur Ver­ fügung gestellt werden, wird in den meisten Fällen die Ge­ schwindigkeitsanforderung des Systems übererfüllt und somit ist die Verlustleistungsaufnahme der Schaltung größer als notwendig.

Aus der JP 6-140505 (A) ist ein Verfahren zum Herstellen ei­ ner integrierten Schaltung bekannt, bei dem entsprechend ei­ nes Logikplans für die integrierte Schaltung Standardzellen aus einer Zellbibliothek entnommen werden und in entsprechen­ de Anordnungen von Layout-Bereichen umgesetzt werden und bei dem nachträglich nach einer Plazierung und Verdrahtung der Standardzellen eine Anpassung der Höhe der Standardzellen derart vorgenommen wird, dass die integrierte Schaltung be­ stimmte geforderte Eigenschaften erhält.

Aus der JP 799 293 A (entsprechend US 5 796 129 A) ist ein gattungsgemäßes Verfahren bekannt, bei welchem nachträglich nach einer Plazierung und Verdrahtung der Standardzellen noch freie im wesentlichen kontinuierlich veränderbare geometrische Parameter wie die Kanalbreite von MOS-Transistoren oder die Zellenhöhe so festgelegt werden, dass die integrierte Schaltung die geforderten Eigenschaften erhält.

Ein weiteres Verfahren ist schließlich aus der JP 5-55381 (A) bekannt, bei welchem jedoch die nachträgliche Anpassung der­ art vorgenommen wird, dass die Breite einer Leistungsversor­ gungsleitung und einer Masseleitung angepasst werden.

Bei diesen im Stand der Technik bekannten Verfahren zeigt sich jedoch bisweilen, dass die nachträgliche Anpassung zu keinem befriedigenden Ergebnis führt. Dies kann darin begrün­ det sein, dass die Möglichkeiten bzw. die Freiheitsgrade der Anpassung nicht ausreichend sind. Oftmals können nicht genü­ gend Parameter für eine nachträgliche Anpassung bereitge­ stellt werden.

Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, bei einem gattungsgemäßen Verfahren zum Herstellen einer in­ tegrierten Schaltung die Möglichkeiten bzw. Freiheitsgrade einer nachträglichen Anpassung zu verbessern. Insbesondere besteht eine Aufgabe der vorliegenden Erfindung darin, einen weiteren Parameter für eine nachträgliche Veränderung oder Anpassung bereitstellen.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Pa­ tentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen des Ver­ fahrens ergeben sich aus den Unteransprüchen.

Die Erfindung wird anhand der Zeichnungen näher erläutert.

Dabei zeigt

Fig. 1 ein nicht erfindungsgemäßes Beispiel einer hinsicht­ lich der Transistorweiten parametrisierbaren Stan­ dardzelle im Vergleich zu einer üblichen Standardzel­ le mit festen Transistorweiten,

Fig. 2 eine hinsichtlich der Kanallänge parametrisierbare Standardzelle im Vergleich zu einer üblichen Stan­ dardzelle mit fester Kanallänge,

Fig. 3 eine Standardzelle mit hinsichtlich der Breite und Lage der Versorgungsspannungsbahnen parametrisierba­ ren Standardzelle im Vergleich zu einer Standardzelle mit festen Leiterbahnbreiten der Versorgungsspannung,

Fig. 4 zwei Standardzellen mit hinsichtlich ihrer gegensei­ tigen Lage parametrisierbarer Standardzellen,

Fig. 5 zwei Standardzellen mit parametrisierbarer Zellen­ breite zur Erzeugung zusätzlicher Überverdrahtungs­ bahnen (feedthrough),

Fig. 6 zwei Standardzellen mit hinsichtlich der Länge para­ metrisierbaren Polysiliziumbereichen zur Herstellung einer interne Verbindung von Bereichen zweier Stan­ dardzellen mit Hilfe von Polysiliziumbereichen,

Fig. 7 zwei Standardzellen mit hinsichtlich der Länge para­ metrisierbarer Polysiliziumbereichen zur Herstellung einer internen Verbindung zwischen den Standardzellen mit zusätzlichem Ausgangsviahole für den Zwischenkno­ ten und

Fig. 8 zwei Standardzellen mit hinsichtlich der Länge para­ metrisierbarer Aluminiumbereichen zur internen Ver­ bindung der zwei Standardzellen.

In Fig. 1 sind zwei Standardzellen Z und Z' in Form von In­ verterschaltungen dargestellt, wobei die linke Standardzelle Z einen p-Kanal-MOS-Transistor T10 und einen n-Kanal- Transistor T2 mit jeweils von einem Gate G überdeckten Kanal­ bereich einer Weite W10 aufweist. Ein Invertereingang E ist dabei mit dem Gate G kontaktiert und jeweils ein Anschluß der Transistoren T10 und T2 ist über eine Aluminiumbahn mit einem Ausgang A verbunden. Ein weiterer Anschluß des Transistors T10 ist mit einer Aluminiumleiterbahn für die Versorgungs­ spannung VSUP1 und ein weiterer Anschluß des Transistors T2 ist mit einer Aluminiumleiterbahn für die Versorgungsspannung VSUP2 verbunden. Die rechte Standardzelle Z' von Fig. 1 un­ terscheidet sich von der linken Standardzelle in Fig. 2 durch die unterschiedlich weit ausgebildeten Transistoren T1', T2', wobei das verbreiterte Kanalgebiet des Transistors T1' eine Weite W1' und das verbreiterte Kanalgebiet des Tran­ sistors T2' eine Weite W2' aufweist, die größer sind als die Weite W10. In Fig. 1 wird also nachträglich die Weite des vom Gate überdeckten Kanalbereiches von der Weite W10 auf die im allgemeinen unterschiedlichen Weiten W1' und W2' vergrö­ ßert. Die Weite des Transistors T2 könnte ebenfalls gegenüber der Weite W10 des Transistors T10 vergrößert/verkleinert wer­ den.

Durch das erfindungsgemäße Entwurfsverfahren wird das erzeug­ te Layout, also die Anordnung der einzelnen Bereiche für Ver­ bindungsbahnen, Kontaktierungen, Oxidschichten und Dotie­ rungsbereiche, nach dem Plazieren und Verdrahten der Stan­ dardzellen noch nachträglich hinsichtlich der elektrischen Eigenschaften der integrierten Schaltung wie zum Beispiel Verarbeitungsgeschwindigkeit, Stromergiebigkeit oder ähnli­ chem angepaßt, bevor eine Übertragung auf ein entsprechendes Halbleitermaterial, mit beispielsweise einem photolithogra­ phischen Verfahren, erfolgt. Das Wort "nachträglich" ist in den weiteren Ausführungen entsprechend zu verstehen.

In Fig. 1 ist ferner angedeutet, daß trotz einer Parametri­ sierung von bestimmten Layout-Bereichen auch Bereiche, hier die Versorgungsspannungsleitungen VSUP1 und VSUP2 nicht ent­ sprechend mit angepaßt werden, sondern ihre ursprüngliche La­ ge und/oder Größe beibehalten, wenn beispielsweise die Zel­ lenhöhe H der Zelle Z auf die Zellenhöhe H' der Zelle Z' nachträglich vergrößert wird. Dies bedeutet, daß sowohl die Möglichkeit besteht, daß durch eine Parametrisierung einzel­ ner Layout-Bereiche die anderen Layout-Bereiche einer Stan­ dardzelle mit angepaßt werden oder aber wie ursprünglich vor­ gegeben bestehenbleiben.

In Fig. 2 sind zwei Standardzellen in Form von Inverter­ schaltungen dargestellt, wobei die linke Standardzelle einen p-Kanal-MOS-Transistor T10 und einen n-Kanal-Transistor T2 mit jeweils von einem Gate G überdeckten Kanalbereich einer Länge L aufweist. Ein Invertereingang E ist dabei mit dem Ga­ te G kontaktiert und jeweils ein Anschluß der Transistoren T10 und T2 ist über eine Aluminiumbahn mit einem Ausgang A verbunden. Ein weiterer Anschluß des Transistors T10 ist mit einer Aluminiumleiterbahn für die Versorgungsspannung VSUP1 und ein weiterer Anschluß des Transistors T2 ist mit einer Aluminiumleiterbahn für die Versorgungsspannung VSUP2 verbun­ den. Die rechte Standardzelle von Fig. 2 unterscheidet sich von der linken Standardzelle in Fig. 2 durch die unter­ schiedlich ausgebildeten Transistoren T1', T2' die ein Gate G' mit verbreiterten Teilbereichen über den Kanalgebieten aufweist, wobei das verbreiterte Kanalgebiet eine Länge L' aufweist, die größer ist als die Länge L. In Fig. 1 wird al­ so nachträglich die Länge des vom Gate überdeckten Kanalbe­ reiches bei beiden Transistoren von der Länge L auf die Länge L' vergrößert.

In Fig. 3 ist dargestellt, daß die Leiterbahnen für die VSUP1 und VSUP2 für die Versorgungsspannungen nachträglich zu Leitungen VSUP1' und VSUP2' für Versorgungsspannungen ver­ breitert werden, falls der Leitungswiderstand zu groß ist oder höhere Ströme erforderlich sind. Bei sogenannten Double- Row-Standardzellen können dabei, wie in Fig. 4 angedeutet, Leiterbahnen VSUP2 und VSUP2" nachträglich zu einer gemein­ samen Leiterbahn verbunden werden. Desweiteren kann die Lage der Versorgungsbahnen nachträglich verschoben werden.

Darüber hinaus können die Zellenbreiten der Standardzellen parametrisiert werden, wodurch die internen Bereiche der Standardzellen so weit auseinander rücken können, daß ein so­ genannter Feedthrough zwischen benachbarten Gattern gebildet werden kann. Die Fig. 5 weist dabei eine linke Zelle mit ei­ ner Breite B + B1 eine Inverterstruktur mit einem Eingang E1 und einem Ausgang A1 und eine rechte Standardzelle mit einer Breite B + B2 eine Inverterstruktur mit einem Eingang E2 und einem Ausgang A2 auf, wobei die linke Zelle der Fig. 5 auf der linken Seite eine nachträgliche Verbreiterung um B1 und die rechte Zelle auf der rechten Seite um B2 erfährt. In die­ sem Verbreiterungsbereich können sogenannte zusätzliche Über­ verdrahtungen (feed through) realisiert werden

In Fig. 6 sind zur Erläuterung des erfindungsgemäßen Verfah­ rens zwei unmittelbar nebeneinander liegende unterschiedliche Standardzellen für Inverterschaltungen dargestellt, wobei am Ausgang der ersten Inverterschaltung ein Polysiliziumbereich LOCCON1' und am Eingang der zweiten Standardzelle ein Polysi­ liziumbereich LOCCON2' vorgesehen ist und beide Polysilizium­ bereiche in ihrer Länge variabel sind, wodurch bei Bedarf nachträglich eine lokale Verbindung zwischen der ersten und zweiten Standardzelle und damit eine Reihenschaltung zweier Inverter herstellbar ist. Darüber hinaus ist in Fig. 2 ange­ deutet, daß innerhalb einer jeweiligen Standardzelle die Ka­ nalweite W1 beim Transistor T1 und die Weite W2 beim Transi­ stor T2 bzw. die Weite W1' beim Transistor T1" und die Weite W2' beim Transistor T2 nachträglich unterschiedlich groß ge­ wählt werden können. Das heißt, die Transistorweiten inner­ halb einer Standardzelle und bei unterschiedlichen Standard­ zellen können zueinander unterschiedlich gewählt werden.

In Fig. 7 ist, nicht wie bei Fig. 6 nur eine Polysilizium­ verbindung, sondern zusätzlich noch eine direkte Kontaktie­ rung des Zwischenknotens realisiert. Die nachträglich in ih­ rer Länge parametrisierbaren Polysiliziumgebiete sind in diesem Fall mit LOCCON1 und LOCCON2 und das zusätzliche Viahole des Zwischenknotens mit AZ bezeichnet.

In Fig. 8 ist in einer linken Standardzelle, die unmittelbar an eine rechte Standardzelle angrenzt am Ausgang des Inver­ ters der ersten Standardzelle ein Aluminiumverbindungsgebiet LOCCON1" und am Eingang des Inverters der linken Standard­ zelle ist ein Aluminiumbereich LOCCON2" vorgesehen, die bei­ de in ihrer Länge so parametrisiert werden können, daß auf diese Weise nachträglich lokal eine Verbindung zwischen dem Ausgang des ersten Inverters und dem Eingang des zweiten In­ verters, also eine Reihenschaltung von Invertern im nachhin­ ein entsteht. Wie in Fig. 8 beispielhaft gezeigt, kann dabei auf eine Ausgangskontaktierung verzichtet werden und eine Aluminiumleiterbahn zwischen den Transistoren T1 und T2 di­ rekt an das Verbindungsgebiet LOCCON1" angrenzen und in der zweiten Standardzelle beispielsweise das Aluminiumgebiet LOCCON2" mit der Eingangskontaktierung des Inverters der rechten Standardzelle kontaktiert sein. Die lokalen Verbin­ dungselemente können also beispielsweise nach einer Plazie­ rung und Verdrahtung auf lokaler Ebene zum Beispiel eine Rei­ henschaltung von Gattern bewirken.

Claims (5)

1. Verfahren zum Herstellen einer integrierten Schaltung mit Standardzellen, bei dem
entsprechend eines Logikplans für die integrierte Schaltung Standardzellen (Z, Z') aus einer Zellenbibliothek entnommen werden, und
in entsprechende Anordnungen von Layout-Bereichen (E, A, G, VSUP1, VSUP2, T10, T2 . . .) umgesetzt werden, und
bei dem nachträglich nach einer Plazierung und Verdrahtung der Standardzellen noch freie geometrische Parameter (L, L', LOCCON1, LOCCON2, B1, B2, . . .) der Standardzellen so festgelegt werden, daß die integrierte Schaltung genau die geforderten Eigenschaften erhält,
dadurch gekennzeichnet, dass
die Kanallänge (L, L') von Transistoren (T1, T1', T2, T2') als noch freier geometrischer Parameter nachträglich fest­ gelegt wird.

2. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass Längen von Layout-Bereichen (LOCCON1, . . ., LOCCON2") nach­ träglich so festgelegt werden, daß lokale Verbindungen zwi­ schen Standardzellen entstehen.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die nachträglich in ihrer Länge festgelegten Layout- Bereiche (LOCCON1, . ., LOCCON2') aus Polysilizium bestehen.

4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die nachträglich in ihrer Länge festgelegten Layout- Bereiche (LOCCON1", LOCCON2") aus Aluminium bestehen.

5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass lokale Verbindungen nachträglich zusätzlich noch eine Kon­ taktierung (AZ) erhalten.