DE4102718C2 - Integrierte Schaltung und Verfahren zur Generierung eines Layouts einer integrierten Schaltung - Google Patents

Description

Die Erfindung betrifft eine integrierte Schaltung nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zur Generierung eines Layouts einer integrierten Schaltung nach Anspruch 13.

Bei den bekannten integrierten Schaltungen war es normale Kenntnis, daß ein anwendungsorientierter LSI-Chip bzw. LSI-Schaltung (Large-scale Integrated Circuit) wie ein Sea-of-Gate-Array und eine Standardzelle, wirksam sind, um logische Funktionen im großen Maßstab auf einem Chip für Benutzerzwecke zu realisieren, wobei die logischen Funktionen von dem Benutzer beabsichtigt sind. Das Sea-of- Gate-Array und die Standardzelle umfassen einen oder mehr Blöcke, die auf einem Chip angeordnet sind, wobei jeder Block eine oder mehr Basiszellen enthält. Jede Basiszelle besteht aus einer Vielzahl von Transistoren und Gattern.

Das Sea-of-Gate-Array umfaßt eine Vielfalt bzw. Vielzahl von Basiszellen, die über einen Chip verteilt sind. Die einzelnen Basiszellen sind in dem Muster ohne Verdrahtung auf dem Chip angeordnet und haben keine Verdrahtungsbereiche (Kanäle), die für die Verdrahtung vorgesehen sind, was somit eine kanalfreie Struktur liefert.

Demgegenüber umfaßt die Standardzelle einen oder mehr Blöcke, angeordnet auf einem Chip, wobei jeder Block eine Basiszelle enthält. Der zellenangeordnete Bereich und Verdrahtungsbereiche (Kanäle) der Standardzelle können frei entworfen werden.

Bei dieser bekannten Anordnung, teilweise, da die Kanäle variabel sind, und teilweise, weil die Anordnung der Blöcke auch variabel ist, muß das Entwerfen der Spannungsversorgungsleitungen nach dem Entwerfen des Layouts der Blöcke vollzogen werden. Insbesondere, wenn der Grad der Freiheit beim Anordnen von Blöcken erhöht ist, in einem Versuch, eine logische Funktion höherer Leistungs­ fähigkeit zu realisieren, hängt die Anordnung der Blöcke auf einem Chip von dem logischen Design bzw. logischen Entwurf ab und kann somit nicht standardisiert werden. Demzufolge können die Spannungsversorgungsleitungen zum Zuführen von Leistung ebenso nicht vorab standardisiert werden und müssen daher konform zu der Anordnung der Blöcke eingestellt bzw. gelegt werden.

Fig. 3 der beigefügten Zeichnungen zeigt ein bekanntes Spannungsversorgungssystem für den oben diskutierten LSI-(Chip).

Der LSI von Fig. 3 umfaßt einen äußeren Logikabschnitt 2, der in einem Umfangsbereich eines Halbleiterchips 1 angeordnet ist, und einen inneren Logikabschnitt 3, der in einem zentralen Bereich im Inneren des Umfangsbereichs angeordnet ist und eine Vielzahl von Spannungsversorgungspunkten 5, die vorab und festgelegt entlang der Peripherie des inneren Logikabschnittes 3 angeordnet sind. In dem inneren Logikabschnitt 3 ist eine Vielzahl von Blöcken 4 angeordnet, auf denen Transistoren und andere Elemente angebracht sind.

Für die Spannungsversorgung zu den einzelnen Blöcken 4 sind Spannungsver­ sorgungsleitungen 9, die von den jeweiligen Spannungsversorgungspunkten 5 abgehen, direkt auf den jeweiligen Blöcken 4 angeordnet. Spannung wird von den Spannungsversorgungspunkten 5 über die einzelnen Spannungsversorgungsleitungen 9 zugeführt.

Bislang ist es beim Entwerfen der Spannungsversorgung dieser Art von LSI, insbesondere beim Layout der Spannungsversorgungsleitungen, als der erste Nachteil schwierig, den Verdrahtungskurs der Spannungsversorgungsleitungen zu bestimmen. Beim Anbringen bzw. Legen der Spannungsversorgungsleitungen auf dem Ziel LSI wird (zunächst) das Layout von Blöcken entworfen und dann werden Leitungen auf eine solche Weise vorgesehen, daß jede Leitung sich von einem bestimmten festgelegten Spannungsversorgungspunkt am Umfang des inneren Logikabschnittes zu einem anderen festgelegten Spannungsversorgungspunkt an der gegenüberliegenden Seite erstreckt. In diesem Fall muß jedoch aufgrund der Anordnung, Form und Größe der Blöcke beim Vorsehen der Leitungen berücksichtigt werden, daß die sich ergebenden Spannungsversorgungsleitungen wohl notwendigerweise gekrümmt oder gebogen sind, wie es in Fig. 3 gezeigt ist. Dieses Biegen bzw. diese Kurven würden das Entwerfen von Spannungsversorgungsleitungen komplex machen und würden einen zusätzlichen Verdrahtungsbereich oder -kanal erfordern, so daß der logische Signalverdrahtungsbereich oder -kanal reduziert ist. Konsequenterweise wäre es schwierig, die logische Signalverdrahtung zu entwerfen.

Als zweiter Nachteil werden viele Spannungsversorgungsleitungs-Entwurfsdaten für jedes LSI erzeugt. Die gebogenen Spannungsversorgungsleitungen erfordern viele Daten, die die Koordinaten des Kurvenpunktes bestimmen, als auch viele zu berücksichtigende Verdrahtungsschichten, was zu komplexen Spannungsversorgungs­ leitungs-Entwurfsdaten führt. Für den Fall von LSI, da viele Spannungsversorgungs­ leitungen vorgesehen werden, wären somit insgesamt enorm viele Entwurfsdaten erforderlich, was viel Arbeit und Zeit kostet.

Bei diesem bekannten Layout von Spannungsversorgungsleitungen in einem LSI wurde die Rate der Linearisierung von Spannungsversorgungsleitungsverdrahtung als auch die Automatisierung der Verdrahtung nicht berücksichtigt, so daß der Verdrahtungskurs von Spannungsversorgungsleitungen nicht ohne Schwierigkeit zurückgewonnen bzw. gewonnen werden konnte. Da die sich ergebende Ver­ drahtung viele Kurven hat, ist die Linearisierungsrate gering. Weiterhin, da viele Daten zum Entwerfen von jeder LSI-Type erforderlich sind, kann eine Standardisie­ rung von Entwurfsalgorithmen, ein Erleichtern des Entwerfens und eine Automati­ sierung der Verdrahtung nicht erreicht werden.

Aus EP 0 307 722 A1 ist eine integrierte Schaltung mit Spannungsversorgungs­ leitungen bekannt, wobei diese Spannungsversorgungsleitungen benachbarte Schal­ tungsblöcke, die eine Vielzahl von Basiszellen aufweisen, blockindividuell umgeben. Diese integrierte Schaltung weist weiterhin einen Basiszellenbereich mit unmittelbar benachbarten Basiszellenblöcken auf, wobei den Basiszellenblöcken Spannungsver­ sorgungsleitungen überlagert sind.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung und ein Verfahren zur Generierung eines Layouts einer integrierten Schaltung der eingangs genannten Art anzugeben, wobei die integrierte Schaltung bzw. das Verfahren eine nahezu uneingeschränkte Anordnung von Blöcken mit zumindest einer Basiszelle auf einem Halbleiterchip ermöglichen.

Diese Aufgabe wird erfindungsgemäß durch eine integrierte Schaltung bzw. ein Verfahren gelöst, die in den Ansprüchen 1 bzw. 13 definiert sind.

Da bei dieser erfindungsgemäß vorgesehenen Anordnung die Spannungsversorgungsleitungen als die zweiten Spannungsversorgungsleitungen in einem Kanal Verdrahtungsbereich entlang der Peripherie des Bereichs angeordnet sind, in dem der innere Logikabschnitt bzw. der logische Funktionsabschnitt angeordnet ist, ist der Freiheitsgrad zum Entwerfen des Layouts von Blöcken in dem logischen Funktionsabschnitt kaum eingeschränkt und es gibt kaum irgendeinen Einfluß auf die Anordnung, Form und Größe der Blöcke. Daher kann die Position der Spannungsversorgungsleitungen unabhängig von dem Logikentwurf des logischen Funktionsabschnittes bestimmt werden. Demzufolge ist es mit diesen Spannungsver­ sorgungsleitungen, die als Schnittstelle dienen, möglich, die Spannungsversorgungs­ leitungen zum Zuführen von elektrischer Leistung von dem Spannungsversorgungs­ punkt mit den Spannungsversorgungsleitungen zum Zuführen von elektrischer Leistung in den logischen Funktionsabschnitt bei jeweiligen willkürlichen Positionen zu verbinden.

Weiterhin, da die Start- und Endpunkte der Spannungsversorgungsleitungen zum Zuführen elektrischer Leistung zu den Blöcken bei jeweiligen willkürlichen Positionen der zweiten Spannungsversorgungsleitungen bestimmt werden können, kann das Layout der Spannungsversorgungsleitungen frei konform zu der Anordnung, der Form und der Größe der Blöcke bestimmt werden, was so das Suchen der Kanäle erleichtert.

Da weiterhin die Position ausgewählt werden kann, bei der die Spannungsver­ sorgungsleitungen gerade sind, ist es möglich, die Linearisierungsrate zu verbessern. Im Ergebnis werden die gekrümmten Abschnitte reduziert, um das Auftreten von nicht zu verdrahtenden Bereichen zu minimieren, was somit die Verdrahtungs­ effizienz verbessert.

Schließlich, da die Position der zweiten Spannungsversorgungsleitungen unabhängig von dem logischen Design des logischen Funktionsabschnittes bestimmt werden kann, ist es möglich, ein gemeinsames Muster für jede Serie von integrierten Schaltungen anzugeben. Vorausgesetzt, die Spannungsversorgungsleitungen sind teilweise gemeinsam hergestellt, kann eine Standardisierung des Entwurfsalgorithmus der Spannungsversorgungsleitungen, eine Erleichterung des Entwerfens und eine Automatisierung der Verdrahtung erzielt werden.

Da die dritten Spannungsversorgungsleitungen in ihren jeweiligen eigenen Mustern angeordnet werden können, ist es möglich, den Einfluß auf das Entwerfen des logischen Funktionsabschnittes zu minimieren.

Aus dem Vorangegangenen ist ersichtlich, daß es möglich ist, die Zeit zum Entwerfen von LSI in weitem Maße zu reduzieren.

Weitere Vorteile, Merkmale und Einsatzmöglichkeiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit der Zeichnung.

Fig. 1 ist ein Diagramm, das ein Sea-of-Gate-Array als ein Ausführungsbeispiel der Erfindung zeigt.

Fig. 2 ist ein Flußdiagramm zum Entwerfen von Spannungsversorgungsleitungen;

Fig. 3 ist ein Diagramm, daß das Layout von Spannungsversorgungsleitungen bei einem bekannten CMOS Sea-of-Gate-Array zeigt;

Fig. 4 ist ein Diagramm, das ein modifiziertes Sea-of-Gate-Array gemäß einem weiteren Ausführungsbeispiel der Erfindung zeigt;

Fig. 5 ist eine perspektivische Ansicht, die die Verbindungsabschnitte zwischen den ersten und dritten Spannungsversorgungsleitungen und zwischen den dritten und zweiten Spannungsversorgungsleitungen schematisch zeigt; und

Fig. 6 ist ein Blockdiagramm, das die Hardware eines Datenbasissystems zeigt, das geeignet beim Entwerfen des Layouts einer integrierten Schaltung zu verwenden ist.

Die Prinzipien dieser Erfindung sind besonders nützlich, wenn diese in einem Sea- of-Gate-Array ausgeführt sind, so wie es in Fig. 1 gezeigt ist.

Das Sea-of-Gate-Array ist in der Form eines Halbleiterchips 1, der einen äußeren Logikabschnitt 2, angeordnet in einem Umfangsbereich des Halbleitersubstrats so wie aus Silizium, und einen inneren Logikabschnitt 3 aufweist, der in einem zentralen Bereich im Inneren des äußeren Logikabschnitts 2 angeordnet ist. In dem äußeren Logikabschnitt 2 sind Schaltungselemente wie Eingang- und Ausgangs­ pufferzellen und ein Anschlußmuster bzw. bonding pads (sämtlich nicht gezeigt) ausgelegt, um mit der Umgebung des Chips 1 verbunden zu werden. In dem inneren Logikabschnitt 3 sind eine Vielzahl von Blöcken 4 und Verbindungs­ leitungen angeordnet. Dieser innere Logikabschnitt 3 dient dazu, eine logische Funktion zu realisieren, die ein Benutzer ausführen möchte. Auf dem Umfang 3a und entlang des Umfangs 3a des inneren Logikabschnitts 3 ist eine Vielzahl von Spannungsversorgungspunkten angeordnet.

Über den inneren Logikabschnitt 3 ist eine Vielzahl von Basiszellen (nicht gezeigt), jede in der Form von z. B. CMOS (Complementary Metal Oxide Semiconductor) verteilt. Der einzelne Block 4, der eine oder mehrere Basiszellen enthält, ist bei einer optionalen bzw. optimalen Position angeordnet. Im allgemeinen sind eine Vielzahl von Spalten von Blöcken angeordnet, wobei es eine gewisse Anzahl von Blöcken in jeder Spalte gibt. Der Bereich ohne Blöcke 4 ist ein Verdrahtungs­ bereich (Kanal) 20.

In dem Verdrahtungsbereich 20 sind Spannungsversorgungsleitungen zum Zuführen von elektrischer Leistung von den Spannungsversorgungspunkten 5 zu jedem Block 4 in dem inneren Logikabschnitt 3 und ein leitendes Netzwerk angeordnet, das aus Signalleitungen (nicht gezeigt) zusammengesetzt ist, die Blöcke 4, 4 miteinander und auch jeden Block 4 mit dem äußeren Logikabschnitt 2 verbindet. Der Verdrahtungsbereich 20 ist gewöhnlich als ein Kanal definiert, der sich in Querrichtung des Chips 1 erstreckt und in einer weiteren Richtung senkrecht zu der Querrichtung. Die Spannungsversorgungsleitungen enthalten eine Leitung zum Liefern eines Quellenpotentials und eine Leitung zum Zuführen eines Erd- bzw. Bezugspotentials.

Die Spannungsversorgungsleitungen enthalten erste und zweite Spannungsver­ sorgungsleitungen 6, 7, die vorgesehen werden, bevor das Layout des Blockes entworfen wird und dritte Versorgungsleitung 8, die nach dem Entwurf bzw. dem Design des Blocklayouts vorgesehen wird, und zwar in Übereinstimmung bzw. Anpassung mit bzw. an die Anordnung, Form und Größe der Blöcke. Die Spannungsversorgungsleitungen bestehen aus einem leitenden Material.

Die zweiten Spannungsversorgungsleitungen 7 sind in einem die Blöcke 4 innerhalb des inneren Logikabschnitts 3 umgebenden Rechtecks angeordnet. Jede zweite Spannungsversorgungsleitung enthält ein Segment aus leitendem Material, das sich entlang einer Seite des Rechtecks erstreckt. Jede erste Spannungsversorgungsleitung 6 ist mit einem Ende an der zweiten Spannungsversorgungsleitung 7 und mit dem anderen Ende an dem Spannungsversorgungspunkt 5 angeschlossen, so daß die elektrische Leistung von dem Spannungsversorgungspunkt 5 zu der zweiten Spannungsversorgungsleitung 7 geliefert wird. Die Anzahl der ersten Spannungsversorgungsleitungen 6 entspricht der Anzahl der Spannungsversorgungspunkte 5. Bei dieser Ausführungsform hat eine Querkomponente 7a der zweiten Spannungsversorgungsleitung 7 auch die Funktion der dritten Spannungsleitung.

Darüberhinaus ist die dritte Spannungsversorgungsleitung 8 mit einem Ende an einer Seite der zweiten Spannungsversorgungsleitung und mit den anderen Ende an der gegenüberliegenden Seite der zweiten Spannungsversorgungsleitung angeschlossen, um elektrische Leistung zu einem oder mehreren Blöcken 4 im Inneren zuzuführen. Jede der dritten Spannungsversorgungsleitungen 8 ist zwischen benachbarten Blöcken 4, 4, angeordnet und erstreckt sich in den Bereichen wo keine Blöcke sind. Die dritten Spannungsversorgungsleitungen 8 sind mit den einzelnen Blöcken 4 mittels nicht dargestellter Spannungsversorgungsleitungen verbunden.

Eine Vielzahl von Spannungsversorgungspunkten 5 ist an der Peripherie 3a und entlang der Peripherie 3a des inneren Logikabschnitts 3, nämlich an der Grenze von äußerem und innerem Logikabschnitt 2, 3 angeordnet. Jeder Spannungsver­ sorgungspunkt 5 ist mit einer entsprechenden Spannungsversorgungsleitung (nicht gezeigt) verbunden, die in dem äußeren Logikabschnitt 2 angeordnet ist.

In einer integrierten Schaltung sind einige Leitungen, die sich quer zu dem Chip erstrecken, und einige Leitungen, die sich rechtwinklig zu den Querleitungen erstrecken, in zwei unterschiedlichen Schichten, bzw. Ebenen angeordnet. Bei dieser LSI sind die ersten und dritten Spannungsversorgungsleitungen 6, 8 und die Querkomponenten der zweiten Spannungsversorgungsleitung 7 in einer Schicht angeordnet, während die rechtwinkligen Komponenten 7b der zweiten Spannungsver­ sorgungsleitung 7 in der anderen Schicht (über der einen Schicht) angeordnet sind, wie es in Fig. 5 gezeigt ist. Die senkrechten Komponenten 7b der zweiten Spannungsversorgungsleitung 7 sind mit den ersten und dritten Spannungsver­ sorgungsleitungen 6, 8 über Durchgangslöcher 10 verbunden. Obwohl es in Fig. 5 keine Darstellung gibt, sind die Querkomponenten 7a der zweiten Spannungsver­ sorgungsleitung 7 mit den senkrechten Komponenten 7b der zweiten Spannungsver­ sorgungsleitung 7 über Durchgangslöcher verbunden.

Nachstehend wird unter Bezugnahme auf die Fig. 1 und 2 ein Algorithmus zum Auslegen bzw. Entwerfen von Spannungsversorgungsleitungen bzw. deren Layout beschrieben.

Prozeß 1 liefert Leitungen senkrecht zu dem Umfang 3a des inneren Logik­ abschnitts 3, wobei sich jede Leitung von dem Spannungsversorgungspunkt 5 erstreckt und als erste Spannungsversorgungsleitung 6 dient.

Prozeß 2 liefert die zweite Spannungsversorgungsleitung 7, Leitungskomponenten senkrecht zu den ersten Spannungsversorgungsleitungen 6. Die zweiten Spannungs­ versorgungsleitungen 7 verbinden die Anschlußpunkte der ersten Spannungsver­ sorgungsleitungen 6 an jeder Seite und sind Ende an Ende miteinander verbunden, um eine rechteckige Form einzunehmen. Die ersten und zweiten Spannungsver­ sorgungsleitungen 6, 7 begrenzen die Anordnung, Form und Größe der Blöcke 4 nicht und können ohne Beeinflussung geschaffen werden. Daher werden die einmal entworfenen Daten als eine Datenbasis gesichert und können für jedes Element einer Serie von LSIs gemeinsam sein und demzufolge kann die Arbeit sowohl von Prozeß 1 als auch 2 für jede Serie von LSIs vollzogen und für (den Rest) derselben Serie weggelassen werden.

Wie es in Fig. 6 gezeigt ist, umfaßt das hier verwendete Datenbasissystem z. B. einen Speicher 62 zum Speichern eines Programms und von Daten, die Daten­ basisfunktionen durchführen, eine zentrale Verarbeitungseinheit (CPU) 61 zum Steuern, Editieren, Speichern und Zurückgewinnen von Daten, eine Eingabeeinheit 63 zum Eingeben einer Bestimmung, eines Kommandos oder eines Befehls und die CPU 61, eine Anzeige 64 zum Anzeigen der zurückgewonnen Daten und einen Drucker 65 zum Ausgeben der Daten in gedruckter Form.

Prozeß 3 liest die gesicherten Daten aus der Datenbank im voraus, so daß die Daten der ersten und zweiten Spannungsversorgungsleitung 6, 7 verteilt werden können.

Prozeß 4 führt ein Anordnen der einzelnen Blöcke 4 aus, nämlich das Entwerfen des Layouts von Logikblöcken. Dieser Prozeß kann automatisch gemaß einem zuvor vorbereiteten Algorithmus durchgeführt werden.

Prozeß 5 bestimmt die Route der einzelnen dritten Spannungsversorgungsleitungen. Die Positionen des Startpunkts 8a und des Endpunkts 8b der Spannungsver­ sorgungsleitung 8 sind in Abhängigkeit von der Anordnung, der Größe und der Form der Blöcke 4 bestimmt bzw. festgelegt, um mit den zweiten Spannungsver­ sorgungsleitungen 7 verbunden zu werden. Bei dieser Ausführungsform ist es, da die zweiten Spannungsversorgungsleitungen 7 in der Form einer kontinuierlichen Schleife vorliegen, möglich, die Positionen der Start- und Endpunkte 8a, 8b willkürlich zu bestimmen. Daher kann die Anordnung der dritten Spannungsver­ sorgungsleitungen 8 frei variiert werden, was ein Bestimmen der Verdrahtungs­ route erleichtert bzw. ermöglicht.

Der Prozeß 6 führt das Verdrahten der Spannungsversorgungsleitungen gemäß den Daten der ersten, der zweiten und der dritten Spannungsversorgungsleitungen 6, 7, 8 aus. Somit ist in dem LSI-Chip die Verdrahtung der Spannungsversorgungs­ leitungen bestimmt. Auch die Position der dritten Spannungsversorgungsleitungen 8 als auch die Position der Spannungsversorgungsverdrahtung zur Verbindung mit den einzelnen Blöcken 4 werden automatisch unter Bezugnahme auf Layout- Information bestimmt, die die Blöcke betrifft.

Was Prozeß 5 angeht, war es im Stand der Technik nicht einfach, die Route zu bestimmen, und ein solches Bestimmen wurde daher manuell durchgeführt. Bei dieser Ausführungsform kann das Bestimmen automatisch durchgeführt werden, unter Verwendung der Daten, die von dem Datenbasissystem zuzuführen sind, als auch der Daten zum Entwerfen des Layouts der Logikblöcke.

Durch Herausfinden eines Kanals zwischen Blöcken auf der Basis der Daten zum Entwerfen des Layouts der Logikblöcke ist es z. B. möglich, die Route der dritten Spannungsversorgungsleitungen 8 zu bestimmen. Weiterhin ist es durch Verwenden der von dem Datenbasissystem zuzuführenden Daten möglich, den Kreuzungspunkt herauszufinden, bei dem die Verlängerung der einzelnen dritten Spannungsversorgungsleitung 8 die senkrechte Komponente 7b der zweiten Spannungsversorgungsleitung 7 kreuzt. Somit sind die Positionen der dritten Spannungsversorgungsleitungen 8 automatisch bestimmt.

Das Vorangegangene ist eine Vorstufe, d. h. eine Entwurfsstufe der tatsächlichen Herstellung von LSI-Chips.

Dann wird gemäß dem zuvor entworfenen Layout ein Halbleiterchip hergestellt, auf dem eine Vielzahl von Blöcken (die Basiszellen enthalten) ausgebildet sind, und zwar durch Anwenden der bekannten Halbleitertechnologie. Das Verdrahten wird dann auf der Basis der so erhaltenen Entwurfsinformation ausgeführt. Wie zuvor erwähnt, werden die Spannungsversorgungsleitungen und die Signalleitungen, die sich quer zu dem Chip 1 erstrecken und die Signalleitungen, die sich senkrecht zu der Querrichtung erstrecken, in zwei unterschiedlichen Schichten angeordnet, zwischen denen eine isolierende Schicht angeordnet ist.

Bei dem sich ergebenden LSI-Chip kann, wie in Fig. 1 gezeigt, die Anordnung der ersten und zweiten Spannungsversorgungsleitungen 6, 7 zuvor bestimmt werden, und zwar unabhängig von der Anordnung der Blöcke im Inneren. Somit kann das Layout der ersten und zweiten Spannungsversorgungsleitungen 6, 7 unabhängig von dem Layout der Blöcke entworfen werden. Weiterhin können, wie zuvor erwähnt, Entwurfsdaten gemeinsam verwendet werden, um den Aufwand des Entwerfens anderer LSI-Chips zu minimieren.

Weiterhin ist es bei dieser Ausführungsform, da die Positionen der Start- und Endpunkte 8a, 8b der dritten Spannungsversorgungsleitungen 8 willkürlich bestimmt werden können, möglich, die optimale Route für die Verdrahtung allein durch Herausfinden des relativ langen geraden Bereiches zwischen den Blöcken zu suchen. Somit kann die Route der Verdrahtung mit Leichtigkeit gesucht bzw. gefunden werden. Darüberhinaus erstreckt sich die einzelne Spannungsversorgungs­ leitung 8 gerade bzw. gestreckt, so daß die Linearisierungsrate und somit die Effizienz der Verdrahtung verbessert ist. Als Ergebnis ist es möglich, den Einfluß auf die Verteilung der Signalleitungen derart zu minimieren, daß der Freiheitsgrad während des Anordnens der Blöcke erhöht wird.

Je höher die Linearisierungsrate der Spannungsversorgungsleitung ist, desto kürzer ist natürlich die Länge des Kanals oder des Kurses. Dies verhindert ein Absenken der Leistungsspannung.

Bei diesem Ausführungsbeispiel werden die zweiten Spannungsversorgungsleitungen 7 in einer Rechteckform ausgebildet. Alternativerweise können nur die senkrechten Komponenten 7b des Rechtecks die zweiten Spannungsversorgungsleitungen 7 sein und die Querkomponenten 7a des Rechtecks können die dritten Spannungsver­ sorgungsleitungen 8 sein.

Fig. 4 zeigt ein weiteres Ausführungsbeispiel dieser Erfindung. Bei diesem Ausführungsbeispiel sind die zweiten Spannungsversorgungsleitungen 7 diskret. Da die verbleibende Struktur ähnlich zu jener der Ausführungsform von der Fig. 1 ist, wird auf eine detaillierte Beschreibung hier aus Gründen der Klarheit verzichtet.

Weiterhin ist in dieser Ausführungsform, ähnlich der Ausführungsform nach Fig. 1, ein äußerer Logikabschnitt 2 und eine innerer Logikabschnitt 3 auf einem Halbleiterchip 1 ausgebildet, worauf die Spannungsversorgungsleitungen und Signalleitungen über den äußeren und inneren Logikabschnitt 2, 3 angeordnet sind. Obwohl es in Fig. 4 keine Darstellung gibt, muß nicht gesagt werden, daß die Blöcke auch in dieser Ausführungsform geeignet in dem inneren Logikabschnitt 3 angeordnet werden können.

Weiterhin werden die zweiten Spannungsversorgungsleitungen 7 bei dieser Ausführungsform auf der Peripherie und entlang der Peripherie des inneren Logikabschnitts 3 des Halbleiterchips 1 angeordnet, wobei sie diskret den inneren Logikabschnitt 3 umgeben. Mit der zweiten Spannungsversorgungsleitung 7 ist die einzelne erste Spannungsversorgungsleitung 6, deren eines Ende mit dem jeweiligen Spannungsversorgungspunkt 5 verbunden ist, am anderen Ende verbunden. Und mit den gegenüberliegenden senkrechten Komponenten 7b der zweiten Spannungsver­ sorgungsleitung 7 sind die Start- und Endpunkte 8a, 8b der dritten Spannungsver­ sorgungsleitung 8 verbunden.

Weiterhin werden in dieser Ausführungsform, ähnlich der Ausführungsform nach Fig. 1, das Layout der ersten und zweiten Spannungsversorgungsleitungen, das Layout der Blöcke und das Layout der Verdrahtung gemäß dem in Fig. 2 gezeigten Fluß ausgeführt, worauf eine integrierte Schaltung gemäß dieser Information auf dem Halbleiterchip gebildet wird.

Gemäß dieser Ausführungsform können dieselben vorteilhaften Ergebnisse wie in dem vorigen Ausführungsbeispiel nach Fig. 1 erhalten werden. Bei diesem Ausführungsbeispiel ist es, da die zweiten Spannungsversorgungsleitungen 7 diskret angeordnet sind, besonders geeignet, wenn sich die Art der Spannungsquelle ändert.

Weiterhin werden in dieser Ausführungsform die diskreten Abschnitte jeder Seite der zweiten Spannungsversorgungsleitung 7 auf demselben Kanal angeordnet. Diese diskreten Abschnitte können jedoch auf unterschiedlichen Kanälen angeordnet werden.

Diese Erfindung sollte nicht auf die vorangegangenen spezifischen Formen begrenzt werden und es können verschiedene Modifikationen, wie z. B. die folgenden alternativen Beispiele vorgeschlagen werden.

Bei diesen Ausführungsbeispielen ist die einzelne dritte Spannungsversorgungsleitung 8 an gegenüberliegenden Enden mit der zweiten Spannungsversorgungsleitung 7 verbunden. Alternativerweise kann nur ein Ende der dritten Spannungsversorgungs­ leitung 8 mit der zweiten Spannungsversorgungsleitung 7 verbunden werden.

Auch wird in diesem Ausführungsbeispiel das Konzept dieser Erfindung in CMOSLSI (complementary metal-oxide-semiconductor large scale integrated circuit) verwendet. Diese Erfindung soll jedoch keinesfalls auf die dargestellte spezifische Type und Skalierung einer integrierten Schaltung begrenzt werden und kann auch z. B. auf ein bipolares IC (integrated circuit) angewendet werden.

Weiterhin ist in jedem der vorangegangenen Ausführungsbeispiele der logische Funktionsabschnitt ein Gate-array, in dem Basiszellen, die eine Vielzahl von Transistoren enthalten, verteilt sind. Alternativerweise kann diese Erfindung auch auf eine integrierte Halbleiterschaltung angewendet werden, die eine oder mehrere Blöcke hat, von denen jeder eine oder mehrere Basiszellen auf einem Halbleiter­ chip enthält. Diese Basiszellen können Standardzellen sein, in denen der zellausgelegte Bereich und der Verdrahtungsbereich frei entworfen werden können. Die einzelne Standardzelle kann z. B. aufgebaut sein, wie es in Fig. 1 gezeigt ist.

Weiterhin sind in jeder der vorhergehenden Ausführungsformen die zweiten Spannungsversorgungsleitungen in Form eines Rechtecks angeordnet.

Alternativerweise können die zweiten Spannungsversorgungsleitungen in unter­ schiedlicher Form, z. B. in einer Leitung bzw. Linie entsprechend einer externen bzw. Umfangsform einer beliebigen Figur (ein Rechteck nicht einschließend) oder parallel angeordnet werden.

Darüberhinaus ist bei jedem der vorangegangenen Ausführungsbeispiele die Art der integrierten Schaltung derart, daß der Abschnitt, wo ein Anwender die logische Funktion frei bestimmten kann, durch den inneren Logikabschnitt realisiert wird. Diese Erfindung kann jedoch auch auf eine integrierte Schaltung jener Art angewendet werden, die die Logikfunktion realisiert, ohne eine Unterscheidung zwischen dem inneren und dem äußeren Logikabschnitt zu machen.

Claims (17)

1. Integrierte Schaltung, die aufweist:
eine erste, eine zweite und eine dritte Spannungsversorgungsleitung (6, 7, 8);
einen Halbleiterchip (1) mit einem äußeren Logikabschnitt (2) und
einem inneren Logikabschnitt (3), wobei der äußere Logikabschnitt (2) Schaltungselemente zum Verbinden des Chips mit der Umgebung sowie eine weitere Spannungsversorgungsleitung aufweisen kann, und wobei der äußere Logikabschnitt (2) auf einem Umfang und um einen Umfang des Chips angeordnet ist und den inneren Logikabschnitt (3) umgibt, dadurch gekennzeichnet,
daß der innere Logikabschnitt (3) eine Vielzahl von Spalten von Blöc­ ken (4) einschließt, in welchen Spalten mehrere logische Blöcke (4) ein­ schließlich zumindest einer Basiszelle angeordnet sind,
daß die erste Spannungsversorgungsleitung (6) zwischen einem Span­ nungsversorgungspunkt (5) und der zweiten Spannungsversorgungsleitung (7) angeordnet ist und die zweite Spannungsversorgungsleitung (7) mit dem Spannungsversorgungspunkt (5) verbindet,
daß die zweite Spannungsversorgungsleitung (7) in einem Bereich an­ geordnet ist, in dem der innere Logikabschnitt (3) des Chips angeordnet ist,
daß die dritte Spannungsversorgungsleitung (8) in dem Bereich angeord­ net ist, in dem der innere Logikabschnitt (3) des Chips angeordnet ist, und sich in einem Raum zwischen den Spalten der Blöcke und parallel zu den Spalten der Blöcke erstreckt, und
daß die dritte Spannungsversorgungsleitung (8) mit gegenüberliegenden Enden der zweiten Spannungsversorgungsleitung (7) verbunden ist, um elektrische Leistung an den inneren Logikabschnitt (3) zu liefern.

2. Integrierte Schaltung nach Anspruch 1, wobei die zweite Spannungs­ versorgungsleitung (7) entlang zumindest einer Seite des Bereiches an­ geordnet ist, in dem der innere Logikabschnitt (3) des Chips angeordnet ist.

3. Integrierte Schaltung nach einem der vorstehenden Ansprüche, wobei der zumindest eine Spannungsversorgungspunkt (5) entlang einer Peripherie des Bereiches angeordnet ist, in dem der innere Logikabschnitt (3) des Chips angeordnet ist.

4. Integrierte Schaltung nach einem der vorstehenden Ansprüche, wobei die zweite Spannungsversorgungsleitung (7) ein Segment aus leitendem Material enthält, welches sich entlang zumindest einer Seite des Berei­ ches erstreckt, in dem der innere Logikabschnitt (3) des Chips angeord­ net ist.

5. Integrierte Schaltung nach einem der vorstehenden Ansprüche, wobei die zweite Spannungsversorgungsleitung (7) eine diskrete Serie von Leiter­ elementen enthält, die entlang zumindest einer Seite des Bereiches angeordnet sind, in dem der innere Logikabschnitt (3) des Chips an­ geordnet ist.

6. Integrierte Schaltung nach einem der vorstehenden Ansprüche, wobei die erste und die dritte Spannungsversorgungsleitung (6, 8) sich senkrecht zu der zweiten Spannungsversorgungsleitung (7) erstrecken.

7. Integrierte Schaltung nach Anspruch 6, wobei die erste und dritte Spannungsversorgungsleitung (6, 8) in unterschiedlichen Schichten des Chips angeordnet sind.

8. Integrierte Schaltung nach einem der vorstehenden Ansprüche, wobei die zweite Spannungsversorgungsleitung (7) eine solche Form hat, die die Blöcke (4) umgibt.

9. Integrierte Schaltung nach Anspruch 8, wobei die zweite Spannungsver­ sorgungsleitung (7) eine rechteckförmige Form hat, die die Blöcke (4) umgibt.

10. Integrierte Schaltung nach Anspruch 9, wobei die dritte Spannungs­ versorgungsleitung (8) an den gegenüberliegenden Enden mit zwei par­ allelen Seiten der rechteckförmigen Spannungsversorgungsleitung (7) verbunden ist.

11. Integrierte Schaltung nach einem der vorstehenden Ansprüche, wobei der innere Logikabschnitt (3) aus einem Sea-of-gate-Array besteht oder einen solchen aufweist.

12. Integrierte Schaltung nach einem der vorstehenden Ansprüche, wobei der innere Logikabschnitt aus einer Standardzelle besteht oder eine solche aufweist.

13. Verfahren zur Generierung eines Layouts einer integrierten Schaltung nach einem der vorstehenden Ansprüche, mit einer ersten, einer zweiten und einer dritten Spannungsversorgungsleitung (6, 7, 8), einem Span­ nungsversorgungspunkt (5), einem Halbleiterchip (1) mit einem äußeren Logikabschnitt (2) und einem inneren Logikabschnitt (3), wobei der innere Logikabschnitt (3) eine Vielzahl von Spalten von Blöcken (4) einschließt, wobei das Verfahren die folgenden Verfahrensschritte auf­ weist:

• (a) in einem ersten Verfahrensschritt Bestimmen des Layouts der ersten und zweiten Spannungsversorgungsleitung (6, 7);
• (b) in einem zweiten Verfahrensschritt Bestimmen des Layouts der individuellen Blöcke (4) des inneren Logikabschnitts (3); und
• (c) in einem dritten Verfahrensschritt Bestimmen des Layouts der dritten Spannungsversorgungsleitung (8).

14. Verfahren nach Anspruch 13, wobei der innere Logikabschnitt (3) in einem rechteckförmigen Bereich definiert ist und wobei die ersten Span­ nungsversorgungsleitungen (6) in der Weise definiert sind, daß sie sich von dem Spannungsversorgungspunkt senkrecht zu der Peripherie des inneren Logikabschnitts (3) erstrecken.

15. Verfahren nach Anspruch 14, wobei die zweiten Spannungsversorgungs­ leitungen (7) entlang zumindest eines Paares von jeweiligen parallelen Seiten der Peripherie des inneren Logikabschnitts (3) angeordnet und mit Anschlußenden der ersten Spannungsversorgungsleitungen (6) ver­ bunden sind.

16. Verfahren nach Anspruch 15, das weiterhin die Schritte aufweist: Herausfinden von Spalten zwischen den Blöcken (4) unter Berücksichti­ gung von Layout-Entwurfsdaten, die das Layout der Blöcke definieren; dann Suchen einer Route von einem beliebigen Punkt von einer des parallelen Paares von zweiten Spannungsversorgungsleitungen (7) zu einem beliebigen Punkt der anderen zweiten Spannungsversorgungsleitung (7); und dann Anordnen von dritten Spannungsversorgungsleitungen (8) in der Weise, daß sich die Route und die zweiten Spannungsversor­ gungsleitungen (7) an dem Startpunkt und Endpunkt kreuzen.

17. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeich­ net, daß layoutbestimmende Daten in einer Speichereinheit (62) abge­ speichert werden.