JP2936542B2 - 電源幹線のレイアウト方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路に関し、特に、集積回路の論理機
能を実現する部分に給電を行なう電源幹線のレイアウト
に関するものである。

［従来の技術］ ユーザーが意図する大規模な論理をチップ上で実現す
るには、複数個のトランジスタやゲートで構成される基
本セルがチップ全体に敷詰められている形式の敷詰めゲ
ートアレイや、セル配置領域と配線領域が自由に設計で
きるスタンダードセルのような、１つ以上の基本セルか
らなる１つまたは複数のブロックをチップに配置して構
成する、カスタム志向のLSI（半導体集積回路）が有効
である。

しかし、これらは、配線チャネルが可変であり、ブロ
ックの配置も自由であるため、ブロックレイアウト設計
後、電源幹線設計が必要となる。すなわち、より性能の
よい論理機能を実現するため、ブロック配置の自由度を
高くすると、ブロックのチップ上での配置が論理設計の
仕方によって異なり、配置が規格化されない。このた
め、給電を行なう電源幹線も、予め規格化して設計でき
ないので、ブロックの配置に合わせて設計する必要があ
る。

第３図に、上記のようなLSIに対する従来の給電方式
を示す。

第３図において、半導体チップ１には、その内部にあ
る内部論理部２として、複数のブロック４が配置されて
いる。各ブロック４に対しては、個別電源幹線９により
給電が行なわれる。すなわち、内部論理部２の外周に沿
って複数個配置される固定の給電点５から各ブロック４
の配列に対して個別電源幹線９を直接配置することによ
り行なっている。

［発明が解決しようとする課題］ 従来、この種のLSIにおける給電、特に、電源幹線の
レイアウトにあっては、第１に、電源幹線の配線経路探
索が困難であるという問題がある。すなわち、目的のLS
Iについて、電源幹線を設ける場合、ブロックレイアウ
ト設計後、内部論理部の周辺に固定されている、ある給
電点からその対辺の給電点を接続するように、線路を設
計して行なう。ところが、この場合、ブロックの配置、
形状、大きさを考慮して、線路を設計しなければならな
いため、一直線で結ぶことが容易でなく、第３図に示す
個別電源幹線９のように、どうしても折れ曲がった配線
となってしまう。このことは、電源幹線設計を複雑に
し、また、折れ曲がった分だけ配線領域を余分に使用す
るため一般の論理信号が配線できにくくなる原因ともな
る。

第２に、LSI毎に作成する電源幹線設計データ量が多
いことである。折れ曲がった電源幹線は、折れ曲がるポ
イントの座標を指定するデータも多く、また、考慮する
配線層も多くなり、複雑な電源幹線の設計データとな
る。LSIの場合、多数の電源幹線が設けられるので、全
体として、膨大な設計データとなって、処理に手間がか
かることになる。

上記したように、従来の、この種のLSIにおける電源
幹線のレイアウトは、電源幹線の配線の直線化率や、そ
れに伴う配線効率について、また、配線の自動化につい
て、配慮がなされておらず、電源幹線の配線経路の探索
が容易でなく、しかも、配線に折れ曲がりが多くなっ
て、直線化率が低いこと、および、LSIタイプ毎に設計
するデータ量が多いことなどから、人手による設計を配
慮した設計容易化、また、配線自動化を配慮した設計手
順化が図られていないという問題があった。

本発明は、LSIの論理機能部に対する電源幹線の配線
経路探索を容易化し、かつ、直線化率向上により、配線
効率が向上でき、また、電源幹線設計の設計手順化を可
能とし、設計容易化および配線自動化を可能とする電源
幹線レイアウト方法を提供することにある。

［課題を解決するための手段］ 上記目的は、チップに、論理機能を実現する論理機能
部と、配線と、給電点とを少なくとも設けて構成される
集積回路において、論理機能部の配置される領域に給電
線を配置し、この給電線を介して、給電点から給電を行
なう給電線と、論理機能部内に給電を行なう給電線とを
接続することによって、達成される。

すなわち、本発明によれば、チップに、論理機能を実
現する論理機能部と、配線と、給電点とを少なくとも設
けて構成され、電源幹線レイアウトとして、上記論理機
能部の配置される領域の周辺部に、連続的にまたは不連
続的に配置される第２の電源幹線と、該第２の電源幹線
に対して、給電点から給電する、１以上の第１の電源幹
線と、上記第２の電源幹線に接続されて、上記論理機能
部内に給電する第３の電源幹線とを備えて構成される集
積回路が提供される。

電源幹線レイアウトは、まず、第２の電源幹線および
第１の電源幹線についてレイアウトを決定し、かつ、論
理機能を実現する論理機能部のブロックレイアウトを決
定した後、論理機能部に対する給電を行なう電源幹線の
レイアウトを、上記第２の電源幹線のレイアウトおよび
論理機能部のレイアウトを参照して決定することが好ま
しい。

また、電源幹線レイアウトは、次のような手順により
行なうことができる。

まず、論理機能を実現する論理機能部の配置される領
域に、連続的にまたは不連続的に配置される給電線（第
１電源幹線）と、該給電線に対して、半導体チップに設
けられる給電点から給電する、１以上の給電線（第２電
源幹線）とについてのレイアウトを、集積回路のシリー
ズごとに、予め決定して蓄積しておく。次に、いずれか
のシリーズに属する集積回路について、新たにレイアウ
トを設計する際に、論理機能を実現する論理機能部のブ
ロックレイアウトを決定した後、当該シリーズについて
蓄積されている上記レイアウト情報を参照して、論理機
能部に対する給電を行なう給電線のレイアウトを決定す
る。そして、上記予め決定されているレイアウト情報
と、新たに決定されたレイアウト情報とを用いて、半導
体集積回路の電源幹線のレイアウトを設計する。

［作用］ 第２の電源幹線として配置される給電線は、論理機能
部の配置される領域の外縁に沿うチャネルに配置される
ので、論理機能部におけるブロックレイアウト設計の自
由度をほとんど制限することなく、また、ブロックの配
置、形状、大きさに影響を受けることも少ない。従っ
て、論理機能部の論理設計とは無関係にその位置を設定
することができる。そのため、この給電線をインタフェ
ースとして、給電点から給電を行なう給電線と、論理機
能部内に給電を行なう給電線とをそれぞれ任意の位置で
接続することができる。

これによって、ブロックに給電する電源幹線の始点と
終点を、上記第２電源幹線の任意の位置に設定すること
ができるので、ブロックの配置、形状、大きさに合わせ
て、自由に設計が可能となり、配線経路探索が容易とな
る。

また、ブロックに給電する電源幹線の始点と終点を、
上記第２電源幹線の任意の位置に設定することができる
ため、電源幹線が直線となる位置を選べるので、直線化
率が向上する。その結果、折れ曲がり部分が少なくな
り、その部分の存在が障害となって、配線不能領域を発
生することが抑えられ、配線効率が向上する。

また、上記第１、第２の電源幹線は、論理機能部の論
理設計とは無関係にその位置を設計することができるの
で、集積回路について、シリーズ毎に共通化してパター
ンとすることができる。これによって、電源幹線の一部
を共通化することにより、電源幹線設計の設計手順化を
可能とし、設計容易化および配線自動化を可能とする。

なお、上記第３の電源幹線は、それぞれ固有のパター
ンに設計することができるので、論理機能部の設計に対
する影響を最小限に抑えることができる。

以上により、LSI設計期間を大幅に短縮することが可
能となる。

［実施例］ 以下、本発明の実施例について、図面を参照して説明
する。

第１図に、本発明を敷詰めゲートアレイに適用した場
合の一実施例の構成を示す。

第１図に示す実施例の敷詰めゲートアレイを構成する
半導体チップ１は、シリコン等の半導体基板に、入出力
バッファセル、ボンディングパッドなどが搭載されてい
る外部論理部２と、複数のブロック４を配置して、ユー
ザーが意図する論理機能を実現し、電源幹線が配線され
る内部論理部３とに大きく分け構成されている。内部論
理部３の領域の周辺に、給電点５が複数個配置されてい
る。

内部論理部３の全面には、CMOSの基本セルが敷詰めら
れており、ブロック４は、任意の位置に配置可能であ
る。一般的には、ある程度の個数がほぼ列をなしこのブ
ロック列が複数列配置される構造となる。ブロック４が
配置された以外の領域が配線領域となる。

配線領域には、内部論理部３内の全てのブロック４に
給電点５から電源を供給する電源幹線と、各ブロック4,
4間または各ブロック４と外部論理部２を結線する信号
線とを構成する導体線網が配線される。配線領域は、通
常、縦方向と横方向にそれぞれチャネルとして設定さ
れ、この部分に配線を設ける。また、電源幹線は、ブロ
ック４に対して、電源電位を供給する線と、接地電位を
供給する線とを含む。

電源幹線は、ブロックレイアウト設計以前に、あらか
じめ用意しておく第１電源幹線６および第２電源幹線７
と、ブロックレイアウト設計後に、ブロックの配置、形
状、大きさに合わせて設計する第３電源幹線８とに分け
られる。

第２電源幹線７は、内部論理部３を囲むように、その
外周に沿って、連続して、矩形状に設けられる。第１電
源幹線６は、一端が第２電源幹線７に接続され、他端が
給電点５に接続されて、給電点５から第２電源幹線７に
給電するよう構成される。この第１電源幹線６は、給電
点５の数に対応して、複数配置される。なお、第２電源
幹線７の横方向部分7aは、第３電源幹線の機能を兼ねて
いる。

また、第３電源幹線８は、一端が第２電源幹線の一辺
に、他端がその対辺に接続され、内部の１以上のブロッ
ク４に対して給電するよう構成される。この第３電源幹
線８は、各ブロック４の配置されている領域を避けて、
ブロック４の列間に配置される。第３電源幹線８と各ブ
ロック４との接続は、図示しない電源線によって、それ
ぞれ行なわれる。

集積回路では、配線は、横方向に走るものと、縦方向
に走るものとが、異なる層に配置される。このLSIで
は、第１電源幹線６、第３電源幹線８および第２電源幹
線７の横方向部分7aと、第２電源幹線７の縦方向部分7b
とが、異なる層に形成される。第５図にその状態を模式
的に示す。すなわち、第１電源幹線６、第３電源幹線８
および第５図には示されていない第２電源幹線の横方向
部分7aが、同一の層に形成され、それより上位の層に、
第２電源幹線７の縦方向部分7bが形成され、第１電源幹
線６および第３電源幹線８と第２電源幹線７の縦方向部
分7bとは、スルーホール10を介して接続される。また、
第５図には示していないが、第２電源幹線７の横方向部
分7aと、第２電源幹線７の縦方向部分7bとの接続も、ス
ルーホールによって行なわれる。

電源幹線設計の手順として、第１図および第２図を参
照して説明する。

処理１は、各々の辺にある給電点５を始点とした垂線
を引出し、これを第１電源幹線６とする。その際、第１
電源幹線６を各辺毎に配線長を統一する。

処理２は、第１電源幹線６に対し、垂直に電源幹線を
配線し、これを第２電源幹線７とする。第２電源幹線７
は、各辺毎の第１電源幹線６の終点を接続し、さらに各
辺の第２電源幹線７どうしを接続し、矩形状の電源幹線
とする。

第１電源幹線６および第２電源幹線７は、ブロック４
の配置、形状および大きさを制限することなく、また、
これらからの影響も受けずに設定することができる。そ
のため、一度設計したデータは、データベースとして保
管しておく。これによって、LSIシリーズ毎に共通化で
きる。そのため、処理１と処理２の作業は、LSIシリー
ズ毎に行えばよく、同一シリーズについては、省略でき
る。

なお、ここで用いられるデータベースシステムは、図
示しないが、データベース機能を実行するためのプログ
ラムおよびデータを格納する記憶装置と、上記プログラ
ムに従って、データの編集、格納、検索等を制御する情
報処理装置、情報処理装置に対する指示等を入力する入
力装置、検索されたデータ等を表示する表示装置、デー
タ等を印字出力する印字装置等を備えて構成される。

処理３は、第１電源幹線６および第２電源幹線７のデ
ータを配線できるように、前記保管したデータをデータ
ベースから読み出し、あらかじめ用意しておく。

処理４は、各ブロック４の配置を行なう。すなわち、
論理ブロックレイアウト設計を行なう。この処理は、予
め容易されたアルゴリズムに従って、自動的に行なうこ
とができる。

処理５は、第３電源幹線８のルートを決める。第３電
源幹線８の始点8aと終点8bは、第２電源幹線７に接続す
るため、ブロック４の配置、形状および大きさに合わ
せ、始点8aと終点8bの位置を設定する。本実施例では、
第２電源幹線７が連続的に設けられているので、第３電
源幹線８の始点8aと終点8bの位置を任意に設定できる。
従って、第３電源幹線８の配置を自由に移動できて、配
線経路探索の容易化が図り得る。

処理６は、第１電源幹線６、第２電源幹線７および第
３電源幹線８のデータに従って、電源幹線の配線を行な
う。これによって、当該LSIチップにおける、電源幹線
の配線が決定される。また、第３電源幹線８と、各ブロ
ック４とを接続する電源配線についても、ブロックに関
するレイアウト情報を参照して、自動的に配置が決定さ
れる。

上記処理５については、従来はルートの探索が容易で
ないため、人手によって行なっていたが、本実施例で
は、上記データベースシステムにより供給されるデータ
と、論理ブロックレイアウト設計のデータとを用いて、
自動的に行なわせることができる。

例えば、論理ブロックレイアウト設計のデータを用い
て、ブロック列間の空チャネルを見つけることにより、
第３電源幹線８のルートが決定でき、また、データベー
スシステムにより供給されるデータを用いて、その延長
線が第２電源幹線７の縦方向部分7aと交差する点を見つ
けることができる。これにより、第３電源幹線８の位置
が自動的に決定される。

以上は、実際のLSIの製造における前段である、設計
段階の技術である。

次に、予め設計されたレイアウトに従って、複数の基
本セルを含むブロックを搭載した半導体チップが、公知
の半導体技術を用いて形成される。そして、これに、上
述したように設計されて得られる設計情報に基づいて、
配線が行なわれる。配線は、論理機能のための信号配線
と、電源幹線について行なわれる。この配線は、半導体
チップ１上に、絶縁層を介して、薄膜配線を形成するこ
とによって行なわれる。上述したように、チップ１の横
方向に走る電源幹線および信号配線と、縦方向に走る信
号配線とは、絶縁層を介して、異なる層に配置される。

このようにして得られるLSIは、第１図に示すよう
に、第１電源幹線６および第２電源幹線７が、内部のブ
ロックの配置にかかわらず、予め配置を設定できる。従
って、ブロックのレイアウトとは別に、独立に設計が行
なえる。また、上述したように、設計情報を共通利用で
きて、他のLSIの設計の負担を軽減することができる。

また、本実施例では、第３電源幹線８が、その始点8a
と終点8aの位置を、任意に設定できるので、直線部分の
長いブロック列間を見つけることのみによって、配線に
最も適当なルートを探索できる。従って、配線ルートの
探索が容易になる。しかも、電源幹線８が直線で配置さ
れており、直線化率が高く、従って、配線効率も高くな
っている。その結果、信号線の配線に対する影響を最小
限に抑えることができるので、ブロック４の配置に際
し、より自由度が増すことになる。

また、電源幹線の直線か率が高くなると、それだけ線
路長が短くなるので、電源電圧の低下を防ぐ効果もあ
る。

なお、本実施例は、第２電源幹線７を矩形上に形成し
ているが、その縦方向部分7bのみを第２電源幹線７と
し、横方向部分7aについては、第３電源幹線８として構
成することもできる。

第４図は本発明の他の実施例を示す。

本実施例は、第２電源幹線７が不連続となっている例
である。なお、他の構成については、上記第１図に示す
実施例と同様であるので、ここでは、相違点を中心とし
て説明する。

本実施例は、半導体チップ１に、上記第１図に示す実
施例と同様に、外部論理部２および内部論理部３とを設
け、これに、電源幹線および信号線を配置して構成され
る。第４図においては、ブロックの図示を省略している
が、本実施例においても、内部論理部２に、ブロックが
適宜配置されることはいうまでもない。

本実施例は、第２電源幹線７が、半導体チップ１の内
部論理部３を囲むように、その外周に沿って、破線状に
設けられている。この第２電源幹線７に、一端がそれぞ
れ給電点５に接続された第１電源幹線６の他端が接続さ
れる。また、この第２電源幹線７のうち、対向する縦方
向部分7bに、第３電源幹線８の始点8aおよび終点8bが接
続される。

本実施例についても、第１図に示す実施例と同様に、
第２図に示す設計のフローに従って、第１、第２電源幹
線のレイアウト、ブロックレイアウト、配線レイアウト
が行なわれ、これらの情報に従って、半導体チップに集
積回路が構成される。

本実施例によれば、上記した第１図に示す実施例と同
様の効果が得られる。また、本実施例の場合、第２電源
幹線７が不連続になって配置されているので、電源種を
異ならせる必要がある場合に好適である。

なお、本実施例において、第２電源幹線７の各辺にお
ける部分は、それぞれ同一チャネル上に設けられてい
る。もっとも、異なるチャネルに配置されてもよい。

以上に本発明の実施例について述べたが、本発明は、
これに限定されるものではなく、種々の変形が可能であ
る。例えば、次のような例が挙げられる。

上記各実施例では、第３電源幹線８の両端を第２電源
幹線７に接続している例を示したが、第３電源幹線８の
一端のみを第２電源幹線７に接続する構成としてもよ
い。

また、上記各実施例では、CMOSLSIに適用する例を示
したが、本発明は、これに限られず、例えば、バイポー
ラ型のICに適用することもできる。

さらに、上記各実施例では、複数個のトランジスタで
構成される基本セルがチップ全体に敷詰められているゲ
ートアレイに適用する例を示したが、本発明は、これに
限られず、例えば、セル配置領域と配線領域が自由に設
計できるスタンダードセルで、１つ以上の基本セルから
なる１つまた複数のブロックでチップを構成する半導体
集積回路等にも適用することができる。

この他、上記各実施例では、第２電源幹線を矩形状に
配置する例を示したが、これに限らず、矩形でない環状
形、平行線状等の適宜の形態とすることができる。

また、上記各実施例では、ユーザが論理機能を自由に
設定できる部分を内部論理部により実現する形式の集積
回路について示したが、本発明は、内部論理部と外部論
理部とを区別しないで論理機能を実現する形式の集積回
路にも適用することができる。

［発明の効果］ 本発明は、LSI毎に個別に設計する第３電源幹線の始
点、終点を任意に設定でき、配線経路探索を容易化し、
かつ、直線化率向上により、配線効率が向上する効果が
ある。

また、本発明は、電源幹線の一部を共通化することに
より、電源幹線設計の設計手順化を可能とし、設計容易
化および配線自動化を可能とし、LSI設計期間を大幅に
短縮する効果がある。

【図面の簡単な説明】

第１図は本発明を適用した敷詰めゲートアレイの一実施
例の構成を模式的に示す説明図、第２図は電源幹線設計
のフローチャート、第３図は従来のCMOS敷詰めゲートア
レイに置ける電源幹線のレイアウトを示す説明図、第４
図は本発明を適用した敷詰めゲートアレイの他の実施例
の構成を模式的に示す説明図、第５図は第１電源幹線お
よび第３電源幹線と第２電源幹線との接続部分を模式的
に示す斜視図である。 １……半導体チップ、２……外部論理部、３……内部論
理部、４……ブロック、５……給電点、６……第１電源
幹線、７……第２電源幹線、7a……第２電源幹線の横方
向部分、7b……第２電源幹線の縦横方向部分、８……第
３電源幹線、９……個別電源幹線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松浦 泰彦 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 笹川 宗宏 神奈川県秦野市堀山下１番地 株式会社 日立コンピュータエレクトロニクス内 (56)参考文献 特開 昭62−226641（ＪＰ，Ａ) 特開 昭63−152143（ＪＰ，Ａ) 特開 昭63−152163（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/822,27/04

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体集積回路における半導体集積回路上
   の給電点から、論理機能を実現する複数のブロックによ
   って構成されている論理機能部分に電力を供給するため
   の電源幹線を配置する電源幹線レイアウト方法であっ
   て、 前記電源幹線を、前記論理機能部分が配置されるエリア
   内であって該エリアの外周の少なくとも一部分に沿って
   配置される第２の電源幹線と、 前記給電点から前記第２の電源幹線に電力を供給する第
   １の電源幹線と、前記論理機能部分に電力を供給するた
   めに前記第２の電源幹線に接続される第３の電源幹線と
   に分け、 前記第１の電源幹線と前記第２の電源幹線の配置を決定
   し、 前記論理機能部分の複数のブロックの配置を決定し、 前記決定した第２の電源幹線の配置と前記論理機能部分
   の複数のブロックの配置に基づいて前記第３の電源幹線
   の配置を決定する電源幹線レイアウト方法。
2. 【請求項２】特許請求の範囲第１項記載の電源幹線レイ
   アウト方法において、 前記論理機能部分は方形のエリアに配置され、 前記第１の電源幹線は、前記給電点から前記論理機能部
   分の周囲に垂直に下ろされて配置される電源幹線レイア
   ウト方法。
3. 【請求項３】特許請求の範囲第１項記載の電源幹線レイ
   アウト方法において、 前記電源幹線は、複数の第１の電源幹線と複数の第２の
   電源幹線と複数の第３の電源幹線と複数の給電点からな
   り、 前記第２の電源幹線は、前記論理機能部分の周囲にそっ
   て少なくとも１組の第２の電源幹線が実質的に平行に配
   置され、前記給電点に接続される電源幹線レイアウト方
   法。