JP3288022B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に関し、
特に、集積回路の論理機能を実現する部分に給電を行な
う電源幹線のレイアウトに関するものである。

【０００２】

【従来の技術】ユーザーが意図する大規模な論理をチッ
プ上で実現するには、複数個のトランジスタやゲートで
構成される基本セルがチップ全体に敷詰められている形
式の敷詰めゲートアレイや、セル配置領域と配線領域が
自由に設計できるスタンダードセルのような、１つ以上
の基本セルからなる１つまたは複数のブロックをチップ
に配置して構成する、カスタム志向のＬＳＩ（半導体集
積回路）が有効である。

【０００３】しかし、これらは、配線チャネルが可変で
あり、ブロックの配置も自由であるため、ブロックレイ
アウト設計後、電源幹線設計が必要となる。すなわち、
より性能のよい論理機能を実現するため、ブロック配置
の自由度を高くすると、ブロックのチップ上での配置が
論理設計の仕方によって異なり、配置が規格化されな
い。このため、給電を行なう電源幹線も、予め規格化し
て設定できないので、ブロックの配置に合わせて設定す
る必要がある。

【０００４】第３図に、上記のようなＬＳＩに対する従
来の給電方式を示す。

【０００５】第３図において、半導体チップ１には、そ
の内部にある内部論理部２として、複数のブロック４が
配置されている。各ブロック４に対しては、個別電源幹
線９により給電が行なわれる。すなわち、内部論理部２
の外周に沿って複数個配置される固定の給電点５から各
ブロック４の配列に対して個別電源幹線９を直接配置す
ることにより行なっている。

【０００６】

【発明が解決しようとする課題】従来、この種のＬＳＩ
における給電、特に、電源幹線のレイアウトにあって
は、第１に、電源幹線の配線経路探索が困難であるとい
う問題がある。すなわち、目的のＬＳＩについて、電源
幹線を設ける場合、ブロックレイアウト設計後、内部論
理部の周辺に固定されている、ある給電点からその対辺
の給電点を接続するように、線路を設定して行なう。と
ころが、この場合、ブロックの配置、形状、大きさを考
慮して、線路を設定しなければならないため、一直線で
結ぶことが容易でなく、第３図に示す個別電源幹線９の
ように、どうしても折れ曲がった配線となってしまう。
このことは、電源幹線設計を複雑にし、また、折れ曲が
った分だけ配線領域を余分に使用するため一般の論理信
号が配線できにくくなる原因ともなる。

【０００７】第２に、ＬＳＩ毎に作成する電源幹線設計
データ量が多いことである。折れ曲がった電源幹線は、
折れ曲がるポイントの座標を指定するデータも多く、ま
た、考慮する配線層も多くなり、複雑な電源幹線の設計
データとなる。ＬＳＩの場合、多数の電源幹線が設けら
れるので、全体として、膨大な設計データとなって、処
理に手間がかかることになる。

【０００８】上記したように、従来の、この種のＬＳＩ
における電源幹線のレイアウトは、電源幹線の配線の直
線化率や、それに伴う配線効率について、また、配線の
自動化について、配慮がなされておらず、電源幹線の配
線経路の探索が容易でなく、しかも、配線に折れ曲がり
が多くなって、直線化率が低いこと、および、ＬＳＩタ
イプ毎に設計するデータ量が多いことなどから、人手に
よる設計を配慮した設計容易化、また、配線自動化を配
慮した設計手順化が図られていないという問題があっ
た。

【０００９】本発明は、ＬＳＩの論理機能部に対する電
源幹線の配線経路探索を容易化し、かつ、直線化率向上
により、配線効率が向上でき、また、電源幹線設計の設
計手順化を可能とし、設計容易化および配線自動化を可
能とする集積回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明によれば、集積回
路の論理機能を実現する、大きさの異なるブロックを含
む複数のブロックによって構成されている論理機能部分
と、該論理機能部分に電力を供給する給電点と、前記論
理機能部分が配置されるエリア内であって該エリアの外
周の少なくとも一部分に沿うチャネルに配置される第２
の電源幹線と、前記給電点と該第２の電源幹線とを接続
する第１の電源幹線と、前記第２の電源幹線から前記複
数のブロックに電力を供給するために前記論理機能部分
内に配置され、前記第２の電源幹線と接続された第３の
電源幹線とが配置され、前記第２の電源幹線は、前記エ
リアの外周に沿って直線上に配置され、前記第３の電源
幹線は、前記論理機能部分が配置されるエリア内におい
て複数本配置され、複数本のすべてが、それぞれ複数の
ブロックの間に配置され、それらの配置間隔は、ブロッ
クの大きさに応じて定まる間隔であり、また、前記第３
の電源幹線は、直線で配置される集積回路が提供され
る。

【００１１】

【００１２】

【００１３】また、電源幹線レイアウトは、次のような
手順により行なうことができる。

【００１４】まず、論理機能を実現する論理機能部の配
置される領域に、連続的にまたは不連続的に配置される
給電線（第１電源幹線）と、該給電線に対して、半導体
チップに設けられる給電点から給電する、１以上の給電
線（第２電源幹線）とについてのレイアウトを、集積回
路のシリーズごとに、予め決定して蓄積しておく。次
に、いずれかのシリーズに属する集積回路について、新
たにレイアウトを設計する際に、論理機能を実現する論
理機能部のブロックレイアウトを決定した後、当該シリ
ーズについて蓄積されている上記レイアウト情報を参照
して、論理機能部に対する給電を行なう給電線のレイア
ウトを決定する。そして、上記予め決定されているレイ
アウト情報と、新たに決定されたレイアウト情報とを用
いて、半導体集積回路の電源幹線のレイアウトを設定す
る。

【００１５】

【作用】第２の電源幹線として配置される給電線は、論
理機能部の配置される領域の外縁に沿うチャネルに配置
されるので、論理機能部におけるブロックレイアウト設
計の自由度をほとんど制限することなく、また、ブロッ
クの配置、形状、大きさに影響を受けることも少ない。
従って、論理機能部の論理設計とは無関係にその位置を
設定することができる。そのため、この給電線をインタ
フェースとして、給電点から給電を行なう給電線と、論
理機能部内に給電を行なう給電線とをそれぞれ任意の位
置で接続することができる。

【００１６】これによって、ブロックに給電する電源幹
線の始点と終点を、上記第２電源幹線の任意の位置に設
定することができるので、ブロックの配置、形状、大き
さに合わせて、自由に設定が可能となり、配線経路探索
が容易となる。

【００１７】また、ブロックに給電する電源幹線の始点
と終点を、上記第２電源幹線の任意の位置に設定するこ
とができるため、電源幹線が直線となる位置を選べるの
で、直線化率が向上する。その結果、折れ曲がり部分が
少なくなり、その部分の存在が障害となって、配線不能
領域を発生することが抑えられ、配線効率が向上する。

【００１８】また、上記第１、第２の電源幹線は、論理
機能部の論理設計とは無関係にその位置を設定すること
ができるので、集積回路について、シリーズ毎に共通化
したパターンとすることができる。これによって、電源
幹線の一部を共通化することにより、電源幹線設計の設
計手順化を可能とし、設計容易化および配線自動化を可
能とする。

【００１９】なお、上記第３の電源幹線は、それぞれ固
有のパターンに設定することができるので、論理機能部
の設計に対する影響を最小限に抑えることができる。

【００２０】以上により、ＬＳＩ設計期間を大幅に短縮
することが可能となる。

【００２１】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。

【００２２】第１図に、本発明を敷詰めゲートアレイに
適用した場合の一実施例の構成を示す。

【００２３】第１図に示す実施例の敷詰めゲートアレイ
を構成する半導体チップ１は、シリコン等の半導体基板
に、入出力バッファセル、ボンディングパッドなどが搭
載されている外部論理部２と、複数のブロック４を配置
して、ユーザーが意図する論理機能を実現し、電源幹線
が配線される内部論理部３とに大きく分け構成されてい
る。内部論理部３の領域の周辺に、給電点５が複数個配
置されている。

【００２４】内部論理部３の全面には、ＣＭＯＳの基本
セルが敷詰められており、ブロック４は、任意の位置に
配置可能である。一般的には、ある程度の個数がほぼ列
をなし、このブロック列が複数列配置される構造とな
る。ブロック４が配置された以外の領域が配線領域とな
る。

【００２５】配線領域には、内部論理部３内の全てのブ
ロック４に給電点５から電源を供給する電源幹線と、各
ブロック４，４間または各ブロック４と外部論理部２を
結線する信号線とを構成する導体線網が配線される。配
線領域は、通常、縦方向と横方向にそれぞれチャネルと
して設定され、この部分に配線を設ける。また、電源幹
線は、ブロック４に対して、電源電位を供給する線と、
接地電位を供給する線とを含む。

【００２６】電源幹線は、ブロックレイアウト設計以前
に、あらかじめ用意しておく第１電源幹線６および第２
電源幹線７と、ブロックレイアウト設計後に、ブロック
の配置、形状、大きさに合わせて設計する第３電源幹線
８とに分けられる。

【００２７】第２電源幹線７は、内部論理部３を囲むよ
うに、その外周に沿って、連続して、矩形状に設けられ
る。第１電源幹線６は、一端が第２電源幹線７に接続さ
れ、他端が給電点５に接続されて、給電点５から第２電
源幹線７に給電するよう構成される。この第１電源幹線
６は、給電点５の数に対応して、複数配置される。な
お、第２電源幹線７の横方向部分７ａは、第３電源幹線
の機能を兼ねている。

【００２８】また、第３電源幹線８は、一端が第２電源
幹線の一辺に、他端がその対辺に接続され、内部の１以
上のブロック４に対して給電するよう構成される。この
第３電源幹線８は、各ブロック４の配置されている領域
を避けて、ブロック４の列間に配置される。第３電源幹
線８と各ブロック４との接続は、図示しない電源線によ
って、それぞれ行なわれる。

【００２９】集積回路では、配線は、横方向に走るもの
と、縦方向に走るものとが、異なる層に配置される。こ
のＬＳＩでは、第１電源幹線６、第３電源幹線８および
第２電源幹線７の横方向部分７ａと、第２電源幹線７の
縦方向部分７ｂとが、異なる層に形成される。第５図に
その状態を模式的に示す。すなわち、第１電源幹線６、
第３電源幹線８および第５図には示されていない第２電
源幹線の横方向部分７ａが、同一の層に形成され、それ
より上位の層に、第２電源幹線７の縦方向部分７ｂが形
成され、第１電源幹線６および第３電源幹線８と第２電
源幹線７の縦方向部分７ｂとは、スルーホール１０を介
して接続される。また、第５図には示していないが、第
２電源幹線７の横方向部分７ａと、第２電源幹線７の縦
方向部分７ｂとの接続も、スルーホールによって行なわ
れる。

【００３０】電源幹線設計の手順として、第１図および
第２図を参照して説明する。

【００３１】処理１は、各々の辺にある給電点５を始点
とした垂線を引出し、これを第１電源幹線６とする。そ
の際、第１電源幹線６を各辺毎に配線長を統一する。

【００３２】処理２は、第１電源幹線６に対し、垂直に
電源幹線を配線し、これを第２電源幹線７とする。第２
電源幹線７は、各辺毎の第１電源幹線６の終点を接続
し、さらに各辺の第２電源幹線７どうしを接続し、矩形
状の電源幹線とする。

【００３３】第１電源幹線６および第２電源幹線７は、
ブロック４の配置、形状および大きさを制限することな
く、また、これらからの影響も受けずに設定することが
できる。そのため、一度設計したデータは、データベー
スとして保管しておく。これによって、ＬＳＩシリーズ
毎に共通化できる。そのため、処理１と処理２の作業
は、ＬＳＩシリーズ毎に行えばよく、同一シリーズにつ
いては、省略できる。

【００３４】なお、ここで用いられるデータベースシス
テムは、図示しないが、データベース機能を実行するた
めのプログラムおよびデータを格納する記憶装置と、上
記プログラムに従って、データの編集、格納、検索等を
制御する情報処理装置、情報処理装置に対する指示等を
入力する入力装置、検索されたデータ等を表示する表示
装置、データ等を印字出力する印字装置等を備えて構成
される。

【００３５】処理３は、第１電源幹線６および第２電源
幹線７のデータを配線できるように、前記保管したデー
タをデータベースから読み出し、あらかじめ用意してお
く。

【００３６】処理４は、各ブロック４の配置を行なう。
すなわち、論理ブロックレイアウト設計を行なう。この
処理は、予め容易されたアルゴリズムに従って、自動的
に行なうことができる。

【００３７】処理５は、第３電源幹線８のルートを決め
る。第３電源幹線８の始点８ａと終点８ｂは、第２電源
幹線７に接続するため、ブロック４の配置、形状および
大きさに合わせ、始点８ａと終点８ｂの位置を設定す
る。本実施例では、第２電源幹線７が連続的に設けられ
ているので、第３電源幹線８の始点８ａと終点８ｂの位
置を任意に設定できる。従って、第３電源幹線８の配置
を自由に移動できて、配線経路探索の容易化が図り得
る。

【００３８】処理６は、第１電源幹線６、第２電源幹線
７および第３電源幹線８のデータに従って、電源幹線の
配線を行なう。これによって、当該ＬＳＩチップにおけ
る、電源幹線の配線が決定される。また、第３電源幹線
８と、各ブロック４とを接続する電源配線についても、
ブロックに関するレイアウト情報を参照して、自動的に
配置が決定される。

【００３９】上記処理５にについては、従来はルートの
探索が容易でないため、人手によって行なっていたが、
本実施例では、上記データベースシステムにより供給さ
れるデータと、論理ブロックレイアウト設計のデータと
を用いて、自動的に行なわせることができる。

【００４０】例えば、論理ブロックレイアウト設計のデ
ータを用いて、ブロック列間の空チャネルを見つけるこ
とにより、第３電源幹線８のルートが決定でき、また、
データベースシステムにより供給されるデータを用い
て、その延長線が第２電源幹線７の縦方向部分７ａと交
差する点を見つけることができる。これにより、第３電
源幹線８の位置が自動的に決定される。

【００４１】以上は、実際のＬＳＩの製造における前段
である、設計段階の技術である。

【００４２】次に、予め設計されたレイアウトに従っ
て、複数の基本セルを含むブロックを搭載した半導体チ
ップが、公知の半導体技術を用いて形成される。そし
て、これに、上述したように設計されて得られる設計情
報に基づいて、配線が行なわれる。配線は、論理機能の
ための信号配線と、電源幹線について行なわれる。この
配線は、半導体チップ１上に、絶縁層を介して、薄膜配
線を形成することによって行なわれる。上述したよう
に、チップ１の横方向に走る電源幹線および信号配線
と、縦方向に走る信号配線とは、絶縁層を介して、異な
る層に配置される。

【００４３】このようにして得られるＬＳＩは、第１図
に示すように、第１電源幹線６および第２電源幹線７
が、内部のブロックの配置にかかわらず、予め配置を設
定できる。従って、ブロックのレイアウトとは別に、独
立に設計が行なえる。また、上述したように、設計情報
を共通利用できて、他のＬＳＩの設計の負担を軽減する
ことができる。

【００４４】また、本実施例では、第３電源幹線８が、
その始点８ａと終点８ｂの位置を、任意に設定できるの
で、直線部分の長いブロック列間を見つけることのみに
よって、配線に最も適当なルートを探索できる。従っ
て、配線ルートの探索が容易になる。しかも、電源幹線
８が直線で配置されており、直線化率が高く、従って、
配線効率も高くなっている。その結果、信号線の配線に
対する影響を最小限に抑えることができるので、ブロッ
ク４の配置に際し、より自由度が増すことになる。

【００４５】また、電源幹線の直線化率が高くなると、
それだけ線路長が短くなるので、電源電圧の低下を防ぐ
効果もある。

【００４６】なお、本実施例は、第２電源幹線７を矩形
上に形成しているが、その縦方向部分７ｂのみを第２電
源幹線７とし、横方向部分７ａについては、第３電源幹
線８として構成することもできる。

【００４７】第４図は本発明の他の実施例を示す。

【００４８】本実施例は、第２電源幹線７が不連続とな
っている例である。なお、他の構成については、上記第
１図に示す実施例と同様であるので、ここでは、相違点
を中心として説明する。

【００４９】本実施例は、半導体チップ１に、上記第１
図に示す実施例と同様に、外部論理部２および内部論理
部３とを設け、これに、電源幹線および信号線を配置し
て構成される。第４図においては、ブロックの図示を省
略しているが、本実施例においても、内部論理部２に、
ブロックが適宜配置されることはいうまでもない。

【００５０】本実施例は、第２電源幹線７が、半導体チ
ップ１の内部論理部３を囲むように、その外周に沿っ
て、破線状に設けられている。この第２電源幹線７に、
一端がそれぞれ給電点５に接続された第１電源幹線６の
他端が接続される。また、この第２電源幹線７のうち、
対向する縦方向部分７ｂに、第３電源幹線８の始点８ａ
および終点８ｂが接続される。

【００５１】本実施例についても、第１図に示す実施例
と同様に、第２図に示す設計のフローに従って、第１、
第２電源幹線のレイアウト、ブロックレイアウト、配線
レイアウトが行なわれ、これらの情報に従って、半導体
チップに集積回路が構成される。

【００５２】本実施例によれば、上記した第１図に示す
実施例と同様の効果が得られる。また、本実施例の場
合、第２電源幹線７が不連続になって配置されているの
で、電源種を異ならせる必要がある場合に好適である。

【００５３】なお、本実施例において、第２電源幹線７
の各辺における部分は、それぞれ同一チャネル上に設け
られている。もっとも、異なるチャネルに配置されても
よい。

【００５４】以上に本発明の実施例について述べたが、
本発明は、これに限定されるものではなく、種々の変形
が可能である。例えば、次のような例が挙げられる。

【００５５】上記各実施例では、第３電源幹線８の両端
を第２電源幹線７に接続している例を示したが、第３電
源幹線８の一端のみを第２電源幹線７に接続する構成と
してもよい。

【００５６】また、上記各実施例では、ＣＭＯＳＬＳＩ
に適用する例を示したが、本発明は、これに限られず、
例えば、バイポーラ型のＩＣに適用することもできる。

【００５７】さらに、上記各実施例では、複数個のトラ
ンジスタで構成される基本セルがチップ全体に敷詰めら
れているゲートアレイに適用する例を示したが、本発明
は、これに限られず、例えば、セル配置領域と配線領域
が自由に設計できるスタンダードセルで、１つ以上の基
本セルからなる１つまた複数のブロックでチップを構成
する半導体集積回路等にも適用することができる。

【００５８】この他、上記各実施例では、第２電源幹線
を矩形状に配置する例を示したが、これに限らず、矩形
でない環状形、平行線状等の適宜の形態とすることがで
きる。

【００５９】また、上記各実施例では、ユーザが論理機
能を自由に設定できる部分を内部論理部により実現する
形式の集積回路について示したが、本発明は、内部論理
部と外部論理部とを区別しないで論理機能を実現する形
式の集積回路にも適用することができる。

【００６０】

【発明の効果】本発明は、ＬＳＩ毎に個別に設計する第
３電源幹線の始点、終点を任意に設定でき、配線経路探
索を容易化し、かつ、直線化率向上により、配線効率が
向上する効果がある。

【００６１】また、本発明は、電源幹線の一部を共通化
することにより、電源幹線設計の設計手順化を可能と
し、設計容易化および配線自動化を可能とし、ＬＳＩ設
計期間を大幅に短縮する効果がある。

【図面の簡単な説明】

【図１】 図１は本発明を適用した敷詰めゲートアレイ
の一実施例の構成を模式的に示す説明図。

【図２】 図２は電源幹線設計のフローチャート。

【図３】 図３は従来のＣＭＯＳ敷詰めゲートアレイに
置ける電源幹線のレイアウトを示す説明図。

【図４】 図４は本発明を適用した敷詰めゲートアレイ
の他の実施例の構成を模式的に示す説明図。

【図５】 図５は第１電源幹線および第３電源幹線と第
２電源幹線との接続部分を模式的に示す斜視図である。

【符号の説明】

１…半導体チップ、２…外部論理部、３…内部論理部、
４…ブロック、５…給電点、６…第１電源幹線、７…第
２電源幹線、７ａ…第２電源幹線の横方向部分、７ｂ…
第２電源幹線の縦横方向部分、８…第３電源幹線、９…
個別電源幹線。

フロントページの続き (72)発明者 岡部 年宏 神奈川県秦野市堀山下１番地 株式会社 日立製作所 神奈川工場内 (72)発明者 松浦 泰彦 神奈川県秦野市堀山下１番地 株式会社 日立製作所 神奈川工場内 (72)発明者 笹川 宗宏 神奈川県秦野市堀山下１番地 株式会社 日立コンピュータエレクトロニクス内 (56)参考文献 特開 昭63−300530（ＪＰ，Ａ) ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓ ｕｌｉｄ−Ｓｔａｔｅ−Ｃｉｒｃｄｉｔ ｓ，Ｖｏｌ．ＳＣ２Ｏ，Ｎｏ．５ Ｏｃ ｔｏｂｅｒ 1985 ｐｐ．1043−1049

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 集積回路の論理機能を実現する、大きさ
   の異なるブロックを含む複数のブロックによって構成さ
   れている論理機能部分と、 該論理機能部分に電力を供給する給電点と、 前記論理機能部分が配置されるエリア内であって該エリ
   アの外周の少なくとも一部分に沿うチャネルに配置され
   る第２の電源幹線と、 前記給電点と該第２の電源幹線とを接続する第１の電源
   幹線と、 前記第２の電源幹線から前記複数のブロックに電力を供
   給するために前記論理機能部分内に配置され、前記第２
   の電源幹線と接続された第３の電源幹線とが配置され、前記第２の電源幹線は、前記エリアの外周に沿って直線
   上に配置され、 前記第３の電源幹線は、前記論理機能部分が配置される
   エリア内において複数本配置され、複数本のすべてが、
   それぞれ複数のブロックの間に配置され、それらの配置
   間隔は、ブロックの大きさに応じて定まる間隔であり、 また、前記第３の電源幹線は、直線で配置される 集積回
   路。
2. 【請求項２】 請求項１記載の集積回路において、 前記第２の電源幹線は、前記論理機能部分を囲むように
   配置された集積回路。
3. 【請求項３】 請求項２記載の集積回路において、 前記第２の電源幹線は、前記論理機能部分を囲む矩形枠
   形状である集積回路。
4. 【請求項４】 請求項２記載の集積回路において、 前記第２の電源幹線は不連続に配置され、該第２の電源
   幹線は、少なくとも１つの給電点と接続された前記第１
   の電源幹線と接続されている集積回路。
5. 【請求項５】 請求項１〜４のいずれか一項に記載の集
   積回路において、 前記複数のブロックは、列状に、且つ、複数列配置さ
   れ、 前記第３の電源幹線は、前記複数のブロック列間に配置
   され、それらの配置間隔は、各ブロック列に含まれるブ
   ロックのうち、ブロック列の並ぶ方向において最大の大
   きさを持つブロックの大きさに応じて定まる間隔である
   集積回路。